BST UVLO 电压以 SW 引脚为基准。如果 BST 至 SW 电压低于适用的 BST UVLO 电压，BST UVLO 会阻止 INH 和 GDH 引脚导通高侧 GaN 功率 FET，如下所述。图 7-3 展示了 BST UVLO 阻止操作。BST UVLO 包含两个独立的 UVLO 功能，用于创建双电平 BST UVLO。上部 BST UVLO 称为 BST 导通 UVLO，仅控制是否允许高侧 GaN 功率 FET 导通。下部 BST UVLO 称为 BST 关断 UVLO，仅用于控制在高侧 GaN 功率 FET 已导通后高侧 GaN 功率 FET 是否关断。双电平 UVLO 的工作方式与具有迟滞功能的单个 UVLO 不同。

图 7-4 展示了双电平 BST UVLO 运行情况。如果 BST 至 SW 电压低于 BST 导通 UVLO 电压（INH/GDH 脉冲 1、脉冲 2 的第一部分和脉冲 5），BST 导通 UVLO 可防止高侧 GaN 功率 FET 在 INH 或 GDH 逻辑高电平下导通。在高侧 GaN 功率 FET 成功导通后，系统会忽略 BST 导通 UVLO，而 BST 关断 UVLO 输出将在 INH 或 GDH 逻辑高电平脉冲（脉冲 2、脉冲 3、4 和 6 的 INH/GDH 第二部分）的剩余时间内受到监视。如果 BST 至 SW 电压降至低于 BST 关断 UVLO 电压（INH/GDH 脉冲 6），则 BST 关断 UVLO 会在 INH/GDH 逻辑高电平脉冲的剩余时间内关断高侧 GaN 功率 FET。

图 7-4 BST UVLO 运行

双电平 BST UVLO 的有效电压迟滞是上限和下限 BST UVLO 电压之间的差值。可以使用相同的迟滞来实现单级 BST UVLO，但允许后续高侧 GaN 功率 FET 在迟滞范围内的任何位置导通。单电平 BST UVLO 允许 INH/GDH 脉冲 5 导通高侧 GaN 电源。双电平 UVLO 设计可避免迟滞范围内的任何导通。

双电平 BST UVLO 支持宽迟滞，同时确保 BST 至 SW 电容器在每个 INH 或 GDH 脉冲开始时充分充电。宽迟滞允许使用较小的 BST 至 SW 电容器，这对于缩短高侧启动时间非常有用。INH 或 GDH 脉冲开始时有足够的电容电荷有助于确保高侧 GaN 功率 FET 不会在 INH 或 GDH 脉冲中过早关闭，以免导致转换器运行不稳定。