在保持模式下，PLL1 以开环方式运行，DAC 设置 CPout1 电压。如果使用固定 CPout1 模式，则 DAC 的输出取决于 MAN_DAC 寄存器。如果使用跟踪 CPout1 模式，则 DAC 的输出与进入保持模式之前 CPout1 引脚上的电压大致相同。当使用跟踪模式且 MAN_DAC_EN = 1 时，保持期间的 DAC 值加载 MAN_DAC 中的编程值而不是跟踪值。

在跟踪 CPout1 模式下，获取 PLL1 调谐电压后，DAC 的最坏情况跟踪误差为 ±2LSB。步长约为 3.2mV，因此在保持模式期间由 DAC 跟踪精度引起的 VCXO 频率误差为 ±6.4mV × Kv，其中 Kv 是所用 VCXO 的调谐灵敏度。因此，系统在保持模式下的精度（以 ppm 为单位）为：

方程式 6.

例如，考虑一个具有 19.2MHz 时钟输入，一个 153.6MHz VCXO，并且 Kv 为 17kHz/V 的系统。以 ppm 为单位的系统保持精度为：

在确定导致退出保持模式的允许频率误差范围时，务必考虑此频率误差。