图 9-16 和图 9-17 显示了时钟和电源的外部电路。

图 9-16 示例应用 - 系统原理图（不包括电源）

图 9-16 显示主参考时钟输入为 CLKin0/0*。一个辅助参考时钟驱动 CLKin1/1*。两个时钟均描述为交流耦合驱动器。连接到 OSCin/OSCin* 端口的 VCXO 配置为交流耦合单端驱动器。任何输入端口（CLKin0/0*、CLKin1/1*、CLKin2/2*、OSCin/OSCin*）都可以配置为差分或单端。

PLL1 的环路滤波器配置为二阶无源滤波器，而 PLL2 的环路滤波器配置为四阶无源滤波器（使用内部三阶和四阶元件）。通常，对于 PLL1，无需将滤波器增大到 2 阶以上。PLL2 支持通过软件编程来控制三阶和四阶元件。PLLatinum Sim 可用于计算实现卓越相位噪声所需的环路滤波器值。

所有 LVPECL 时钟输出均与 0.1µF 电容器进行交流耦合。一些 LVPECL 输出用 240kΩ 发射极电阻器表示，一些用 150kΩ 发射极电阻器来表示。LVPECL 时钟输出可使用 120Ω 至 240Ω 之间的发射极电阻器。OSCout LVPECL 格式仅支持 240Ω 发射极电阻器，图中显示了 240Ω 发射极电阻器。LCPECL SYSREF 输出为直流耦合，其端接值与电气特性中为 LCPECL 指定的条件相匹配。JESD204B 和 JESD204C LVDS 输出为直流耦合。未使用的输出保持悬空状态。

PCB 设计会影响串扰性能。与松散耦合时钟布线相比，紧密耦合时钟布线的串扰更小。接近其他时钟布线会影响串扰。

图 9-17 示例应用 - 电源系统原理图

图 9-17 显示了一个示例去耦和旁路方案，该方案可应用于图 9-16 中所示的配置。以虚线绘制的元件是可选的。这些示例设计中使用了两个电源平面，一个用于时钟输出，另一个用于 PLL 电路。通过将具有相同频率或可以耐受不同频率输出之间潜在串扰的 CLKout 的时钟输出 Vcc 引脚连接在一起，可以减少去耦元件数。在这两个示例中，因为没有使用时钟组 0 的输出，VCC2 和 VCC11 可以连接在一起。PCB 设计会影响电源的阻抗。过孔和布线会增加电源的阻抗。确保实现良好的直接返回电流路径。