ZHCSQ64 October   2023 LMK04714-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7. 6.7 时序图
    8. 6.8 典型特性
  8. 7 参数测量信息
    1. 7.1 电荷泵电流规格定义
      1. 7.1.1 电荷泵输出电流幅度变化与电荷泵输出电压间的关系
      2. 7.1.2 电荷泵灌电流与电荷泵输出拉电流失配间的关系
      3. 7.1.3 电荷泵输出电流幅度变化与环境温度间的关系
    2. 7.2 差分电压测量术语
  9. 8 详细说明
    1. 8.1 概述
      1. 8.1.1 与 LMK04832 的区别
        1. 8.1.1.1 抖动清除
        2. 8.1.1.2 JEDEC JESD204B/C 支持
      2. 8.1.2 时钟输入
        1. 8.1.2.1 PLL1 的输入
        2. 8.1.2.2 PLL2 的输入
        3. 8.1.2.3 使用时钟分配模式时的输入
      3. 8.1.3 PLL1
        1. 8.1.3.1 频率保持
        2. 8.1.3.2 用于 PLL1 的外部 VCXO
      4. 8.1.4 PLL2
        1. 8.1.4.1 PLL2 的内部 VCO
        2. 8.1.4.2 外部 VCO 模式
      5. 8.1.5 时钟分配
        1. 8.1.5.1 时钟分频器
        2. 8.1.5.2 高性能分频器旁路模式
        3. 8.1.5.3 SYSREF 时钟分频器
        4. 8.1.5.4 器件时钟延迟
        5. 8.1.5.5 动态数字延迟
        6. 8.1.5.6 SYSREF 延迟：全局和本地
        7. 8.1.5.7 可编程输出格式
        8. 8.1.5.8 时钟输出同步
      6. 8.1.6 0 延迟
      7. 8.1.7 状态引脚
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 同步 PLL R 分频器
        1. 8.3.1.1 PLL1 R 分频器同步
        2. 8.3.1.2 PLL2 R 分频器同步
      2. 8.3.2 SYNC/SYSREF
      3. 8.3.3 JEDEC JESD204B/C
        1. 8.3.3.1 如何启用 SYSREF
          1. 8.3.3.1.1 SYSREF 设置示例
          2. 8.3.3.1.2 SYSREF_CLR
        2. 8.3.3.2 SYSREF 模式
          1. 8.3.3.2.1 SYSREF 脉冲发生器
          2. 8.3.3.2.2 连续 SYSREF
          3. 8.3.3.2.3 SYSREF 请求
      4. 8.3.4 数字延迟
        1. 8.3.4.1 固定数字延迟
        2. 8.3.4.2 动态数字延迟
        3. 8.3.4.3 单个和多个动态数字延迟示例
      5. 8.3.5 SYSREF 与器件时钟对齐
      6. 8.3.6 输入时钟切换
        1. 8.3.6.1 输入时钟切换 - 手动模式
        2. 8.3.6.2 输入时钟切换 - 引脚选择模式
        3. 8.3.6.3 输入时钟切换 - 自动模式
      7. 8.3.7 数字锁定检测 (DLD)
        1. 8.3.7.1 计算数字锁定检测频率精度
      8. 8.3.8 保持
        1. 8.3.8.1 启用保持
          1. 8.3.8.1.1 固定（手动）CPout1 保持模式
          2. 8.3.8.1.2 跟踪 CPout1 保持模式
        2. 8.3.8.2 在保持期间
        3. 8.3.8.3 退出保持
        4. 8.3.8.4 保持频率精度和 DAC 性能
      9. 8.3.9 PLL2 环路滤波器
    4. 8.4 器件功能模式
      1. 8.4.1 双 PLL
        1. 8.4.1.1 双环路
        2. 8.4.1.2 具有级联 0 延迟的双环路
        3. 8.4.1.3 具有嵌套 0 延迟的双环路
      2. 8.4.2 单个 PLL
        1. 8.4.2.1 PLL2 单环路
          1. 8.4.2.1.1 具有 0 延迟的 PLL2 单环路
        2. 8.4.2.2 具有外部 VCO 的 PLL2
      3. 8.4.3 分配模式
    5. 8.5 编程
      1. 8.5.1 建议编程序列
    6. 8.6 寄存器映射
      1. 8.6.1 用于器件编程的寄存器映射
      2. 8.6.2 器件寄存器说明
        1. 8.6.2.1 系统功能
          1. 8.6.2.1.1 RESET、SPI_3WIRE_DIS
          2. 8.6.2.1.2 POWERDOWN
          3. 8.6.2.1.3 ID_DEVICE_TYPE
          4. 8.6.2.1.4 ID_PROD
          5. 8.6.2.1.5 ID_MASKREV
          6. 8.6.2.1.6 ID_VNDR
        2. 8.6.2.2 （0x100 至 0x137）器件时钟和 SYSREF 时钟输出控制
          1. 8.6.2.2.1 DCLKX_Y_DIV
          2. 8.6.2.2.2 DCLKX_Y_DDLY
          3. 8.6.2.2.3 CLKoutX_Y_PD、CLKoutX_Y_ODL、CLKoutX_Y_IDL、DCLKX_Y_DDLY_PD、DCLKX_Y_DDLY[9:8]、DCLKX_Y_DIV[9:8]
          4. 8.6.2.2.4 CLKoutX_SRC_MUX、DCLKX_Y_PD、DCLKX_Y_BYP、DCLKX_Y_DCC、DCLKX_Y_POL、DCLKX_Y_HS
          5. 8.6.2.2.5 CLKoutY_SRC_MUX、SCLKX_Y_PD、SCLKX_Y_DIS_MODE、SCLKX_Y_POL、SCLKX_Y_HS
          6. 8.6.2.2.6 SCLKX_Y_ADLY_EN、SCLKX_Y_ADLY
          7. 8.6.2.2.7 SCLKX_Y_DDLY
          8. 8.6.2.2.8 CLKoutY_FMT、CLKoutX_FMT
        3. 8.6.2.3 SYSREF、SYNC 和器件配置
          1. 8.6.2.3.1  VCO_MUX、OSCout_MUX、OSCout_FMT
          2. 8.6.2.3.2  SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX
          3. 8.6.2.3.3  SYSREF_DIV
          4. 8.6.2.3.4  SYSREF_DDLY
          5. 8.6.2.3.5  SYSREF_PULSE_CNT
          6. 8.6.2.3.6  PLL2_RCLK_MUX、PLL2_NCLK_MUX、PLL1_NCLK_MUX、FB_MUX、FB_MUX_EN
          7. 8.6.2.3.7  PLL1_PD、VCO_LDO_PD、VCO_PD、OSCin_PD、SYSREF_GBL_PD、SYSREF_PD、SYSREF_DDLY_PD、SYSREF_PLSR_PD
          8. 8.6.2.3.8  DDLYdSYSREF_EN、DDLYdX_EN
          9. 8.6.2.3.9  DDLYd_STEP_CNT
          10. 8.6.2.3.10 SYSREF_CLR、SYNC_1SHOT_EN、SYNC_POL、SYNC_EN、SYNC_PLL2_DLD、SYNC_PLL1_DLD、SYNC_MODE
          11. 8.6.2.3.11 SYNC_DISSYSREF、SYNC_DISX
          12. 8.6.2.3.12 PLL1R_SYNC_EN、PLL1R_SYNC_SRC、PLL2R_SYNC_EN、FIN0_DIV2_EN、FIN0_INPUT_TYPE
        4. 8.6.2.4 (0x146 - 0x149) CLKIN 控制
          1. 8.6.2.4.1 CLKin_SEL_PIN_EN、CLKin_SEL_PIN_POL、CLKin2_EN、CLKin1_EN、CLKin0_EN、CLKin2_TYPE、CLKin1_TYPE、CLKin0_TYPE
          2. 8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN、CLKin_SEL_AUTO_EN、CLKin_SEL_MANUAL、CLKin1_DEMUX、CLKin0_DEMUX
          3. 8.6.2.4.3 CLKin_SEL0_MUX、CLKin_SEL0_TYPE
          4. 8.6.2.4.4 SDIO_RDBK_TYPE、CLKin_SEL1_MUX、CLKin_SEL1_TYPE
        5. 8.6.2.5 RESET_MUX、RESET_TYPE
        6. 8.6.2.6 (0x14B - 0x152) 保持
          1. 8.6.2.6.1 LOS_TIMEOUT、LOS_EN、TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、MAN_DAC[9:8]
          2. 8.6.2.6.2 MAN_DAC
          3. 8.6.2.6.3 DAC_TRIP_LOW
          4. 8.6.2.6.4 DAC_CLK_MULT、DAC_TRIP_HIGH
          5. 8.6.2.6.5 DAC_CLK_CNTR
          6. 8.6.2.6.6 CLKin_OVERRIDE、HOLDOVER_EXIT_MODE、HOLDOVER_PLL1_DET、LOS_EXTERNAL_INPUT、HOLDOVER_VTUNE_DET、CLKin_SWITCH_CP_TRI、HOLDOVER_EN
          7. 8.6.2.6.7 HOLDOVER_DLD_CNT
        7. 8.6.2.7 (0x153 - 0x15F) PLL1 配置
          1. 8.6.2.7.1 CLKin0_R
          2. 8.6.2.7.2 CLKin1_R
          3. 8.6.2.7.3 CLKin2_R
          4. 8.6.2.7.4 PLL1_N
          5. 8.6.2.7.5 PLL1_WND_SIZE、PLL1_CP_TRI、PLL1_CP_POL、PLL1_CP_GAIN
          6. 8.6.2.7.6 PLL1_DLD_CNT
          7. 8.6.2.7.7 HOLDOVER_EXIT_NADJ
          8. 8.6.2.7.8 PLL1_LD_MUX, PLL1_LD_TYPE
        8. 8.6.2.8 (0x160 - 0x16E) PLL2 配置
          1. 8.6.2.8.1 PLL2_R
          2. 8.6.2.8.2 PLL2_P、OSCin_FREQ、PLL2_REF_2X_EN
          3. 8.6.2.8.3 PLL2_N_CAL
          4. 8.6.2.8.4 PLL2_N
          5. 8.6.2.8.5 PLL2_WND_SIZE、PLL2_CP_GAIN、PLL2_CP_POL、PLL2_CP_TRI
          6. 8.6.2.8.6 PLL2_DLD_CNT
          7. 8.6.2.8.7 PLL2_LD_MUX、PLL2_LD_TYPE
        9. 8.6.2.9 (0x16F - 0x555) 其他寄存器
          1. 8.6.2.9.1 PLL2_PRE_PD、PLL2_PD、FIN0_PD
          2. 8.6.2.9.2 PLL1R_RST
          3. 8.6.2.9.3 CLR_PLL1_LD_LOST、CLR_PLL2_LD_LOST
          4. 8.6.2.9.4 RB_PLL1_LD_LOST、RB_PLL1_LD、RB_PLL2_LD_LOST、RB_PLL2_LD
          5. 8.6.2.9.5 RB_DAC_VALUE (MSB)、RB_CLKinX_SEL、RB_CLKinX_LOS
          6. 8.6.2.9.6 RB_DAC_VALUE
          7. 8.6.2.9.7 RB_HOLDOVER
          8. 8.6.2.9.8 SPI_LOCK
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 处理未使用的引脚
      2. 9.1.2 频率规划和杂散最小化
      3. 9.1.3 数字锁定检测频率精度
        1. 9.1.3.1 最小锁定时间计算示例
      4. 9.1.4 驱动 CLKIN 和 OSCIN 输入
        1. 9.1.4.1 使用差分源驱动 CLKIN 和 OSCIN 引脚
        2. 9.1.4.2 使用单端源驱动 CLKIN 引脚
      5. 9.1.5 用于实现最佳相位噪声性能的 OSCin 倍频器
      6. 9.1.6 端接和使用时钟输出驱动器
        1. 9.1.6.1 直流耦合差分操作的端接
        2. 9.1.6.2 交流耦合差分操作的端接
        3. 9.1.6.3 单端操作的端接
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 器件选择
        2. 9.2.2.2 器件配置和仿真
        3. 9.2.2.3 器件设置
    3. 9.3 系统示例
      1. 9.3.1 系统级方框图
    4. 9.4 电源相关建议
    5. 9.5 布局
      1. 9.5.1 热管理
      2. 9.5.2 布局指南
      3. 9.5.3 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 开发支持
        1. 10.1.1.1 时钟树架构
        2. 10.1.1.2 PLLatinum 仿真
        3. 10.1.1.3 TICS Pro
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.5 电气特性

VDD、VDD_A = 3.3V ± 5%，–40°C ≤ TA ≤ 125°C。典型值是 VDD = VDD_A = 3.3V、25°C 条件下的值（除非另有说明）
参数 测试条件 最小值 典型值 最大值 单位
电流消耗
ICC 关断电源电流 器件断电 3.3 5 mA
电源电流(1) PLL1 锁定到外部 VCXO，PLL2 锁定到内部 VCO 旁路中 4 个 CML 32mA 时钟
3 个 LVDS 时钟/12
4 个 SYSREF 作为 LCPECL
3 个 SYSREF 作为 LVDS		 980
旁路中 4 个 CML 32mA 时钟
3 个 LVDS 时钟/12
4 个 SYSREF 作为 LCPECL（低电平状态）
3 个 SYSREF 作为 LVDS（低电平状态）		 850
旁路中 4 个 CML 32mA 时钟
3 个 LVDS 时钟/12
7 个 SYSREF 输出断电		 700
CLKIN 规格
fCLKINx LOS 电路 LOS_EN = 1 0.001 125 MHz
PLL1 CLKinX-TYPE = 1 (MOS) 交流耦合输入 0.001 250
CLKinX-TYPE = 0（双极） 交流耦合输入 0.001 750
PLL2 CLKinX_TYPE = 0（双极） 交流耦合输入 0.001 500
0 延迟 带外部反馈的 0 延迟 (CLKIN1) 交流耦合输入 0.001 750
分配模式 仅 CLKIN1/FIN1 引脚 交流耦合输入 0.001 3250
SLEWCLKIN 输入压摆率(2) 0.15 0.5 V/ns
VCLKINx/FIN1 单端时钟输入电压 输入引脚交流耦合；互补引脚交流耦合至 GND 0.5 2.4 Vpp
VIDCLKINx/FIN1 差分时钟输入电压(3) 交流耦合 0.125 1.55 |V|
VSSCLKINx/FIN1 0.25 3.1 Vpp
|VCLKINx-offset| CLKINx_P /CLKINx_N 之间的直流失调电压。每个引脚交流耦合 CLKIN0/1/2（双极） 0 |mV|
CLKIN0/1 (MOS) 55
CLKIN2 (MOS) 20
VCLKINVIH 高输入电压 VCLKIN – VIH 直流耦合输入 2 Vcc V
VCLKINVIL 低输入电压 VCLKIN – VIL 直流耦合输入 0 0.4 V
FIN0 输入引脚
fFIN0 外部输入频率 交流耦合压摆率 > 150V/us FIN0_DIV2_EN = 1 1 3250 MHz
fFIN0 FIN0_DIV2_EN = 2 1 6400 MHz
VIDFIN0 差分输入电压 交流耦合 0.125 1.55 Vpp
VSSFIN0 0.25 3.1 Vpp
PLL 1 规格
fPD1 相位检测器频率 40 MHz
PN10kHz PLL 归一化 1/f 噪声(4) PLL1_CP_GAIN = 350µA -117 dBc/Hz
PLL1_CP_GAIN = 1550µA -118
PN FOM PLL 品质因数(5) PLL1_CP_GAIN = 350µA -221.5
PLL1_CP_GAIN = 1550µA -223
ICPOUT1 电荷泵电流(6) VCPout = VCC/2 PLL1_CP_GAIN = 0 50 µA
PLL1_CP_GAIN = 1 150
PLL1_CP_GAIN = 2 250
PLL1_CP_GAIN = 4 450
PLL1_CP_GAIN = 8 850
ICPOUT1%MIS 电荷泵灌电流/拉电流不匹配 VCPout1 = VCC/2，TA = 25°C VCPout1 = VCC/2，TA = 25°C 1 10 %
ICPOUT1VTUNE 电荷泵电流变化幅度与电荷泵电压间的关系 0.5V < VCPout1 < VCC – 0.5V，TA = 25°C 0.5V < VCPout1 < VCC – 0.5V，TA = 25°C 1 10 %
ICPOUT1%TEMP 电荷泵电流与温度变化间的关系 2 10 %
ICPOUT1TRI 电荷泵 TRI_STATE 漏电流 10 nA
OSCIN 输入
fOSCIN EN_PLL2_REF_2X = 0 0.001 500 MHz
EN_PLL2_REF_2X = 1 0.001 320
SLEWOSCIN 输入压摆率 0.15 0.5 V/ns
VOSCIN OSCIN_P 或 OSCIN_N 的输入电压 交流耦合；单端；未使用的引脚交流耦合至 GND 0.2 2.4 Vpp
VIDOSCIN 差分电压摆幅(3) 交流耦合 0.2 1.55 |V|
VSSOSCIN 0.4 3.1 Vpp
VCLKINxOffset CLKINx_P/CLKINx_N 之间的直流失调电压。每个引脚交流耦合 20 mV
PLL 2 规格
fPD 相位检测器频率 320 MHz
PN10kHz PLL 归一化 1/f 噪声(4) PLL2_CP_GAIN = 1600µA -123 dBc/Hz
PLL2_CP_GAIN = 3200µA –128
PN FOM PLL 品质因数(5) PLL2_CP_GAIN = 1600µA -226.5
PLL2_CP_GAIN = 3200µA -230
ICPOUT 电荷泵电流大小(6) VCPOUT = VCC/2 PLL2_CP_GAIN = 2 1600 µA
PLL2_CP_GAIN=3 3200
ICPOUT1%MIS 电荷泵灌电流/拉电流不匹配 VCPOUT = VCC/2，T = 25°C VCPOUT1 = Vcc/2，T = 25°C 1 10 %
ICPout1VTUNE 电荷泵电流变化幅度与电荷泵电压间的关系 0.5V < VCPOUT1 < VCC – 0.5V，TA = 25°C 0.5V < VCPOUT1 < VCC – 0.5V，TA = 25°C 2 10 %
ICPOUT%TEMP 电荷泵电流与温度变化间的关系 3 10 %
ICPOUT1TRI 电荷泵 TRI_STATE 漏电流 10 nA
内部 VCO 规格
fVCO VCO 频率范围 VCO0 2440 2600 MHz
VCO1 2945 3255
KVCO VCO 调优灵敏度 VCO0 13 MHz/V
VCO1 26
|ΔTCL| 连续锁定的容许温漂(7) VCO0 150 oC
连续锁定的容许温漂(7) VCO1 180 oC
L(f)VCO 开环 VCO 相位噪声 2440MHz 时的 VCO0 10kHz -88.4 dBc/Hz
100kHz -117
800kHz -137.5
1MHz -139.7
10MHz -152.6
2580MHz 时的 VCO0 10kHz -85.7
100kHz -115.8
800kHz -137
1MHz -138.6
10MHz -151.8
L(f)VCO 开环 VCO 相位噪声 2945MHz 时的 VCO1 10kHz -82.6 dBc/Hz
100kHz -112.3
800kHz -134.9
1MHz -137.2
10MHz -151.1
3250MHz 时的 VCO1 10kHz –81
100kHz -110.4
800kHz -134.3
1MHz -135.6
10MHz -149.3
输出时钟延迟和时序
SKEWCLKOUTX 输出到输出延迟 相同的器件时钟对和相同的格式 35 ps
偶数到偶数或奇数到奇数，相同格式 15
偶数时钟到奇数时钟 35
FIN 引脚在分配模式下的附加抖动（注 6）
L(f)CLKOUT 附加抖动，无分频的分配模式 245.76MHz 输出频率，12kHz 至 20MHz 集成带宽 LVCMOS 50 fs
LVDS 50
LVPECL 40
LCPECL 35
HSDS 40
CML 35
LVCMOS 输出
fCLKOUT 频率 5pF 负载 250 MHz
L(f)CLKOUT 本底噪声 245.76MHz 20MHz 偏移 –160 dBc/Hz
VOH 输出高电压 1mA 负载 Vcc – 0.1 V
VOL 输出低电压 1mA 负载 0.1 V
IOH 输出高电流 FD = 1.65V -28 mA
IOL 输出低电流 Vd = 1.65V 28 mA
ODC 输出占空比 50 %
LVDS 时钟输出
L(f)CLKOUT 本底噪声 245.76MHz 输出 20MHz 偏移 -159.5 dBc/Hz
TR/TF 20% 至 80% 上升/下降时间，fOUT≥1GHz 175 ps
VOD 差分输出电压 直流测量，交流耦合到接收器输入 RL = 100Ω 差分 350 mV
ΔVOD 针对互补输出状态的 VOD 变化 -60 60 mV
VOS 输出失调电压 1.125 1.25 1.375 V
ΔVOS 针对互补输出状态的 VOS 变化 35 mV
ISHORT 短路输出电流 –24 24 mA
LCPECL 时钟输出
L(f)CLKOUT 本底噪声 245.76MHz 输出 20MHz 偏移 -162.5 dBc/Hz
TR/TF 20% 至 80% 上升/下降时间 fOUT ≥ 1GHz 135 ps
VOH 输出高电压 50Ω 至 0.5V 的直流测量 1.4 V
VOL 输出低电压 0.6 V
VOD 差分输出电压 50Ω 至 0.5V 的直流测量 870 mV
LVPECL 时钟输出
L(f)CLKOUT 本底噪声 245.76MHz 输出，LVPECL 2.0V 20MHz 偏移 -163 dBc/Hz
TR/TF 20% 至 80% 上升/下降时间 fOUT ≥ 1GHz 135 ps
VOH 输出高电压 直流测量端接 50Ω 至 VCC - 2V LVPECL 1.6V VCC – 1 V
LVPECL 2.0V VCC – 1.1
VOL 输出低电压 LVPECL 1.6V VCC – 1.8 V
LVPECL 2.0V VCC – 2
VOD 差分输出电压 2.5GHz，Em = 120Ω 至 GND，RL = 交流耦合 100Ω LVPECL 1.6V 0.7 V
LVPECL 2.0V 0.9
HSDS 时钟输出
L(f)CLKOUT 本底噪声 245.76MHz 输出 20MHz 偏移 –162 dBc/Hz
TR/TF 20% 至 80% 上升/下降时间 fOUT ≥ 1GHz 170 ps
VOH 输出高电压 50Ω 至 0.5V 的直流测量 HSDS 6mA VCC – 0.9 V
HSDS 8mA VCC – 1.0
VOL 输出低电压 HSDS 6mA VCC – 1.5 V
HSDS 8mA VCC – 1.7
VOD 输出电压 50Ω 至 0.5V 的直流测量 HSDS 6mA 0.5 V
HSDS 8mA 0.75
ΔVOD 针对互补输出状态的 VOS 变化 HSDS 6mA -80 80 mV
HSDS 8mA –115 115
CML 输出
L(f)CLKOUT 本底噪声 20MHz 偏移 -163 dBc/Hz
TR/TF 20% 至 80% 上升/下降时间 fOUT ≥ 1.5GHz CML 16mA 140 ps
CML 24mA 140
CML 32mA 140
VOH 输出高电压 50Ω 上拉至 VCC，直流测量 VCC – 1 V
VOL 输出低电压 50Ω 上拉至 VCC，直流测量 CML 16mA VCC – 0.8 V
CML 24mA VCC – 0.1
CML 32mA VCC – 1.4
VOD 输出电压 50Ω 上拉至 VCC，直流测量 CML 16mA 680 mV
CML 24mA 1000
CML 32mA 1300
50Ω 上拉至 VCC，直流测量，RL = 交流耦合 100Ω，250MHz CML 16mA 550 mV
CML 24mA 815
CML 32mA 1070
数字输出（CLKin_SELX、STATUS_LDX 和 RESET/GPO、SDIO）
VOH 输出高电压 VCC – 0.4 V
VOL 输出低电压 0.4 V
数字输入
VIH 高电平输入电压 1.2 V
VIL 低电平输入电压 0.5 V
IIH 高电平输入电流 RESET/GPO、SYNC、SCK、SDIO、CS# 80 uA
SYNC VIH = VCC 25
IIL 低电平输入电流 CLKINX_SEL、RESET/GPO、SYNC、SCK、SDIO、CS# -5 5 uA
IIL 低电平输入电流 SYNC VIL = 0V -5 5
(1) 使用 TICS Pro 工具计算特定配置的 Icc
(2) 器件将以低至 0.15V/ns 的压摆率运行，但建议使用 0.5V/ns 或更高的压摆率，以获得出色的相位噪声性能。
(3) 有关 VID 和 VOD 电压的定义，请参阅“差分电压测量术语”。
(4) 归一化 PLL 1/f 噪声是 PLL 带内相位噪声建模的规格，它接近载波并且具有典型的 10dB/十倍频程斜率。PN10kHz 归一化为 10kHz 偏移和 1GHz 载波频率。PN10kHz = LPLL_flicker(10kHz) - 20 log(fOUT/ 1GHz)，其中 LPLL_flicker(f) 是仅闪烁噪声对总噪声 L(f) 影响的单边带相位噪声。要测量 LPLL_flicker(f)，务必具有接近载波的 10dB/十倍频程斜率。高比较频率和干净的晶体对于将此噪声源与总相位噪声 L(f) 隔离非常重要。如果使用低功耗或高噪声源，则基准振荡器性能可以屏蔽 LPLL_flicker(f)。总 PLL 带内相位噪声性能是 LPLL_flicker(f) 和 LPLL_flat(f) 的总和
(5) PLL 品质因数是一种标准化指标，用于量化带内相位噪声的平坦部分。它的计算公式为 PN_FOM = LPLL_flat(f) - 20 log(N) - 10 log(fPDX)。LPLL_flat(f) 是在 1Hz 带宽内以偏移频率 f 测量的单边带相位噪声，fPDX 是合成器的相位检测器频率。LPLL_flat(f) 会影响总噪声 L(f)。该指标是使用 CLKIN 输入测量的。如果使用 OSCin 输入，指标大约差 2dB。
(6) 该参数可编程为比电气规格中所示状态更多的状态
(7) 连续锁定的最大容许温漂是指在器件仍保持锁定状态的情况下，温度可以从上次使用 PLL2_FCAL_DIS = 0 编程 0x168 寄存器时的值向任一方向漂移的距离。即使将 0x168 寄存器编程为相同的值，也会激活频率校准例程。这意味着该器件将在整个频率范围内工作，但如果温漂大于连续锁定的最大容许温漂，则需要重新加载相应的寄存器以确保其保持锁定状态。该参数是间接测试的。
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