图 7-2 展示了 LMK05318B-Q1 中实施的 PLL 架构。主“PLL1”通道由具有集成 BAW VCO (VCO1) 的数字 PLL (DPLL) 和模拟 PLL (APLL1) 组成，能够生成 RMS 相位抖动典型值为 50fs 的时钟。集成了 LC VCO (VCO2) 的辅助 APLL (APLL2) 可以用作额外的时钟生成域，RMS 相位抖动典型值为 130fs。

DPLL 包括时间数字转换器 (TDC)、数字环路滤波器 (DLF) 和具有 Σ-Δ 调制器 (SDM) 的 40 位分数反馈 (FB) 分频器。APLL 包括基准 (R) 分频器、相位频率检测器 (PFD)、环路滤波器 (LF)、具有 SDM 的分数反馈 (N) 分频器和 VCO。APLL2 有一个基准选择多路复用器，使 APLL2 可以锁定到 APLL1 的 VCO 域（级联 APLL2）或锁定到 XO 输入（非级联 APLL2）。否则，如果不需要这个时钟域，可以禁用 APLL2（断电）。APLL1 的 VCO 直接向输出时钟分配块进行馈电，而 APLL2 的 VCO 通过 VCO 后分频器驱动时钟分配块。

A. DCO 频率调整可由软件或引脚控制。

图 7-2 PLL 架构

以下各节介绍了 DPLL 模式和仅 APLL 模式的基本工作原理。有关包括保持模式在内的 PLL 工作模式的更多详细信息，请参阅PLL 工作模式。