在 DPLL 模式下，外部 XO 输入源决定了输出时钟的自由运行和保持频率稳定性和精度。BAW VCO1 决定了 12kHz 至 20MHz 积分频带内的 APLL1 输出时钟相位噪声和抖动性能，不受 XO 输入的频率和抖动影响。借助此设计，可以使用具有成本效益的低频 TCXO 或 OCXO 作为外部 XO 输入，从而支持 SyncE 和 IEEE 1588 等同步应用中所需的符合标准的频率稳定性和低环路带宽 (≤10Hz)。

上电复位和初始化后，DPLL 模式的工作原理如下。如果 APLL2 处于级联模式，如图 7-3 所示，则在 APLL2 锁定时，VCO1 保持在 2.5GHz 的标称中心频率下。然后，APLL1 将 VCO1 频率锁定到外部 XO 输入，并在自由运行模式下运行。检测到有效的 DPLL 基准输入后，DPLL 开始获取锁定。DPLL TDC 将所选基准输入时钟的相位与 FB 分频器时钟（来自 VCO1）的相位进行比较，并生成一个与相位误差对应的数字校正字。然后，由 DLF 筛选后续的校正字，而 DLF 输出控制 APLL1 N 分频器 SDM 以使用基准输入将 VCO1 频率拉入锁定状态。VCO2 在 DPLL 锁定获取期间和锁定模式下跟踪 VCO1 域，从而让用户可以将 APLL2 的时钟域同步到 DPLL 基准输入。级联 APLL2 提供来自 VCO1 的高频、超低抖动基准时钟，从而更大限度地减少 APLL2 带内相位噪声或抖动影响，如果 APLL2 基准来自具有低频或高相位噪底的 XO/TCXO/OCXO，则会出现这种影响。

如果 APLL2 未级联（如图 7-4 所示），VCO2 会在初始化后锁定到 XO 输入，并独立于 DPLL/APLL1 域运行。

当 DPLL 的所有基准输入丢失时，PLL 会进入保持模式并跟踪外部 XO 源的稳定性和精度。

如果在 DPLL 上启用了 DCO 模式，则可以对频率偏差阶跃值 (FDEV) 进行编程并将其用于调整（递增或递减）DPLL 的 FB 分频器 SDM，其中频率调整会有效地通过 APLL1 域（和 APLL2 域，如果已级联）传播到输出时钟。

编程的 DPLL 环路带宽 (BW_DPLL) 必须低于以下所有值：

1. DPLL TDC 速率的 1/100
2. APLL1 环路带宽（典型值为 1kHz 至 10kHz）
3. 4kHz 的最大 DPLL 带宽设置。

图 7-3 具有级联 APLL2 的 DPLL 模式

图 7-4 具有非级联 APLL2 的 DPLL 模式