通过允许输出分频器在同一 PLL 输出时钟周期退出复位，输出 SYNC 可用于使两个或更多个输出时钟与公共上升沿进行相位对齐。通过硬件引脚或软件位触发 SYNC 事件，所有选择相同 PLL 输出的输出分频器都可以作为 SYNC 组一起同步。

若要为两个或更多个输出通道建立 SYNC 组，必须满足以下要求：

• 输出分频器设置各自的 SYNC 使能位 (CHx_SYNC_EN = 1)。
• 输出分频器的输出多路复用器选择相同的 PLL 输出。
• PLL（后分频器）输出设置 SYNC 使能位（例如，PLL1_P1_SYNC_EN = 1）。

SYNC 事件可由硬件 GPIO0/SYNCN 引脚（低电平有效）或 SYNC_SW 寄存器位（高电平有效）置位。当 SYNC 置为有效后，启用 SYNC 的分频器保持在复位状态，并且时钟输出被静音。当 SYNC 置为无效后，输出在开始时具有同步或对齐的初始时钟相位。SYNC 还可用于使任何启用了 SYNC 的输出静音，从而防止输出时钟分配到下游器件，直到配置好输入并准备好接受传入的时钟。

禁用了 SYNC（CHx_SYNC_EN 位 = 0）的输出通道不会受到 SYNC 事件的影响，并将按照配置继续正常输出操作。此外，在 SYNC 期间，VCO 和 PLL 后分频器时钟不会停止运行，因此这些时钟可以继续为不需要同步的输出通道提供时钟信号。具有 1 分频功能（分频器旁路模式）的输出分频器在 SYNC 事件期间不会进行选通。