ZHCSR43 December 2023 LMK5C33216A
PRODUCTION DATA
DPLL 支持锁定到缺少周期的输入时钟(称为间隙时钟)。间隙会严重增加时钟的抖动,因此 DPLL 提供生成低抖动周期性输出时钟所需的高输入抖动容差和低环路带宽。产生的输出将是一个周期性的无间隙时钟,具有输入的平均频率及其缺失的周期。间隙时钟宽度不能超过 R 分频器 (RINx / fINx) 之后的基准时钟周期。为了实现并保持锁定,应该对基准输入监控器进行配置以避免由于最坏情况下的时钟间隙情况而引起的任何标志。如果两个间隙时钟输入之间的基准切换发生在任一输入时钟的间隙期间,则可能违反无中断切换规格。