DPLL 支持内部 ZDM 同步选项，可以根据配置和为 ZDM 选择的 DPLL，在选定的 DPLL 基准输入和 OUT0、OUT4 或 OUT10 时钟之间实现已知的确定性相位关系。

借助 ZDM，用户可以在选定的 DPLL 基准输入时钟和选定的零延迟反馈时钟之间实现零 相位延迟。图 7-30 展示了 OUT0 时钟如何作为零延迟输出时钟在内部反馈到 DPLL。ZDM 主要用于在输入和所选输出之间（例如 1PPS 输入到 1PPS 输出或 156.25MHz 输入到 156.25MHz 输出之间）实现确定性的相位关系。

由于来自 OUT0 的零延迟反馈时钟在内部路由到器件，因此无需将外部时钟信号从输出路由到输入。作为 OUT0 的替代，OUT4 可用于 DPLL2 内部 ZDM 反馈，OUT10 可用于 DPLL3 内部 ZDM 反馈。

通过相位转换控制和 ZDM 可以重新建立 1PPS 相位对齐。对于 1PPS 和 ZDM，必须启用无中断切换以防止 DPLL 变为解锁状态。执行无中断切换后，相位转换控制可以在受控的速率下将相位扩展降回 0。要使用 ZDM 模式锁定到 1PPS 信号，必须对输出静态延迟或 DPLLx_PH_OFFSET 进行编程，以将 1PPS 输入和 1PPS 反馈时钟之间的相位误差清零。

图 7-30 基准输入和 OUT0 之间的 DPLL ZDM 同步