图 7-2 展示了 LMK5C33216A 中实现的 PLL 架构。超低抖动通道包括数字 PLL (DPLL3) 和具有集成 BAW VCBO (VCO3) 的模拟 PLL (APLL3)。具有集成 LC VCO (VCO2) 的 APLL2 可生成另一个低抖动时钟域。APLL2 反馈 N 分频器分子可由 DPLL2 控制。具有集成 LC VCO (VCO1) 的 APLL1 可用作时钟生成域。APLL1 的反馈 N 分频器分子可由 DPLL1 控制。

DPLL 包括时间数字转换器 (TDC)、数字环路滤波器 (DLF) 和具有 Σ-Δ 调制器 (SDM) 的可编程 40 位分数反馈 (FB) 分频器。APLL 包括基准 (R) 分频器、相位频率检测器 (PFD)、环路滤波器 (LF)、具有 SDM 的分数反馈 (N) 分频器和 VCO。

每个 DPLL 都有一个基准选择多路复用器，允许 DPLL 锁定到任何基准输入或来自另一个 APLL 的级联分频器输出。TI 的级联架构为跨多个时钟域的频率和相位控制混合同步提供了独特的灵活性。

每个 APLL 都有一个基准选择多路复用器，允许 APLL 锁定到 XO 输入或另一个 APLL 的级联分频器输出。

当锁定到输入基准时，每个 APLL 都有一个可由 DPLL 控制的固定 40 位分母。当一个或多个 APLL 在仅 APLL 模式下运行但在没有 DPLL 控制时，还可以选择一个可编程的 24 位分母来合成精确的频率比。在实现频域之间的混合同步或级联时，TI 建议使用可编程的 24 位分母，以便在没有 DPLL 控制的情况下保持 0ppm 频率误差。

不要将一个 VCO 输出级联到同一个 DPLL/APLL 对的 DPLL 基准和 APLL 基准。

应禁用（断电）任何未使用的 DPLL 或 APLL 以实现省电。每个 APLL VCO 通过各自的 VCO 后分频器驱动时钟分配块。如果 VCO3 的后分频器设置为 1，则会旁路掉后分频器，由 VCO3 直接向输出时钟分配块进行馈电。

图 7-2 PLL 架构

以下各节介绍了 DPLL 和 APLL 的基本工作原理。更多包括保持模式在内的 PLL 工作模式的详细信息，请参阅DPLL 运行状态。