启用 DPLL 运行模式后，XO 引脚上的时钟源决定了输出时钟的自由运行和保持频率稳定性和精度。VCBO 决定了 12kHz 至 20MHz 积分频带内的 APLL3 输出时钟相位噪声和抖动性能，不受 XO 引脚输入的频率和抖动影响。这种增强的防止基准噪声性能下降的能力，使得 APLL3 能够使用具有成本效益的低频 TCXO 或 OCXO 作为外部 XO 输入，同时仍保持 SyncE 和 PTP 同步应用所需的符合标准的频率稳定性和低环路带宽 (≤10Hz)。通过使用宽环路带宽以及纯净基准和高相位检测器频率，可以对采用标准 LC 型 VCO 的 APLL1 和 APLL2 进行优化，从而在直流至 100kHz 积分频带内实现出色抖动性能。当遇到由 XO 频率或相位噪声引起的系统性能限制时，可以使用独特的级联选项为 APLL1 和 APLL2 提供纯净的高频基准。LMK5C33414A 允许用户选择 VCBO 的分频输出（APLL3 级联），因此可以显著降低 APLL1 和 APLL2 输出 RMS 抖动。

如果在 DPLL 上启用了 DCO 模式，则可以对频率偏差步长值 (FDEV) 进行编程并用于调整（递增或递减）DPLL 的 FB 分频器分子。DCO 频率调整可以有效地通过 APLL 域传播到输出时钟和任何级联的 DPLL/APLL 域。

编程的 DPLL 环路带宽 (BW_DPLL) 应低于以下所有值：

1. DPLL TDC 速率的 1/100。
2. APLL 环路带宽的 1/10。
3. 最大 DPLL 带宽设置 (4kHz)。