ZHCSRR6C November   2023  – May 2024 LMKDB1108 , LMKDB1120 , LMKDB1204

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议工作条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 SMBus 时序要求
    7. 6.7 SBI 时序要求
    8. 6.8 时序图
    9. 6.9 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 输入特性
        1. 8.3.1.1 在器件断电时运行输入时钟
        2. 8.3.1.2 失效防护输入
        3. 8.3.1.3 输入配置
          1. 8.3.1.3.1 用于时钟输入的内部端接
          2. 8.3.1.3.2 交流耦合或直流耦合时钟输入
      2. 8.3.2 灵活的电源序列
        1. 8.3.2.1 PWRDN# 置为有效和置为无效
        2. 8.3.2.2 OE# 置为有效和置为无效
        3. 8.3.2.3 PWRGD 置为有效
        4. 8.3.2.4 器件电源关闭时的时钟输入和 PWRGD/PWRDN# 行为
      3. 8.3.3 LOS 和 OE
        1. 8.3.3.1 LMKDB1120 的附加 OE# 引脚和向后兼容性
        2. 8.3.3.2 同步 OE
        3. 8.3.3.3 OE 控制
        4. 8.3.3.4 自动输出禁用
        5. 8.3.3.5 LOS 检测
      4. 8.3.4 输出特性
        1. 8.3.4.1 双端接
        2. 8.3.4.2 可编程输出压摆率
        3. 8.3.4.3 可编程输出摆幅
        4. 8.3.4.4 准确的输出阻抗
        5. 8.3.4.5 可编程输出阻抗
    4. 8.4 器件功能模式
      1. 8.4.1 SMBus 模式
      2. 8.4.2 SBI 模式
      3. 8.4.3 引脚模式
  10. 9 寄存器映射
    1. 9.1 LMKDB1120 寄存器
    2. 9.2 LMKDB1108 寄存器
    3. 9.3 LMKDB1204 寄存器
  11. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 设计要求
      2. 10.2.2 详细设计过程
      3. 10.2.3 应用曲线
    3. 10.3 电源相关建议
    4. 10.4 布局
      1. 10.4.1 布局指南
      2. 10.4.2 布局示例
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.5 电气特性

在自然通风条件下的工作温度范围内测得（除非另有说明）
参数 测试条件 最小值 典型值 最大值 单位
时钟输入要求
VIN, cross 时钟输入交叉点电压 100 1400 mV
DCIN 时钟输入占空比 45 55 %
VIN 差分时钟输入幅度（差分峰峰值电压的一半） f0 ≤ 300MHz 200 2000 mV
300MHz < f0 ≤ 400MHz 250 2000 mV
dVIN/dt 时钟输入压摆率 在 -150mV 至 +150mV 范围内测量差分波形 0.6 V/ns
时钟输出特性 - 100MHz 85Ω PCIe
VOH,AC 输出电压高电平 DB2000QL 交流测试负载(6) 670 820 mV
VOL,AC 输出电压低电平 -100 100 mV
Vmax,AC 最大输出电压（包括过冲） 670 920 mV
Vmin,AC 最小输出电压（包括下冲） -100 100 mV
VOH,DC 直流测试负载时输出电压高电平 DB2000QL 直流测试负载(2) 225 270 mV
VOL,DC 直流测试负载时输出电压低电平 10 150 mV
Vovs,DC 直流测试负载时输出过冲电压 75 mV
Vuds,DC 直流测试负载时输出下冲电压 -75 mV
Zdiff 差分输出阻抗 在 VOL/VOH，VDD = 3.3V 时测量 80.75 85 89.25 Ω
在 VOL/VOH，VDD = 1.8V 时测量 81 85 90 Ω
Zdiff-crossing 差分输出阻抗 - 交叉 在转换期间测量 68 85 102 Ω
dV/dt 输出压摆率 在 -150mV 至 +150mV 范围内测量差分波形。最低压摆率(6)(7) 1.5 2.2 V/ns
在 -150mV 至 +150mV 范围内测量差分波形。低压摆率(6)(7) 1.8 2.6 V/ns
在 -150mV 至 +150mV 范围内测量差分波形。高压摆率（默认）(6)(7) 2 2.9 V/ns
在 -150mV 至 +150mV 范围内测量差分波形。最高压摆率(6)(7) 2.4 4 V/ns
∆dV/dt 上升沿速率与下降沿速率匹配 DB2000QL 交流测试负载(6) 10 %
DCD 占空比失真 在差分波形上测量。输入占空比 = 50%(6) -1 1 %
Vcross,AC 绝对交叉点电压 DB2000QL 交流测试负载(6) 250 550 mV
Vcross,DC 绝对交叉点电压 DB2000QL 直流测试负载(2) 130 200 mV
∆Vcross,AC Vcross 在所有时钟边沿上的变化 DB2000QL 交流测试负载(6) 140 mV
∆Vcross-DC Vcross 在所有时钟边沿上的变化 DB2000QL 直流测试负载(2) 35 mV
|VRB| PCIe 中定义的回铃电压绝对值 DB2000QL 交流测试负载(6) 100 mV
tstable 允许 VRB 之前的时间 DB2000QL 交流测试负载(6) 500 ps
时钟输出特性 - 100MHz 100Ω PCIe
Vmax 包括过冲的输出电压高电平 PCIe 交流测试负载(1) 670 920 mV
Vmin 包括下冲的输出电压低电平 PCIe 交流测试负载(1) -100 100 mV
VOH 输出电压高电平 PCIe 交流测试负载(1) 670 820 mV
VOL 输出电压低电平 PCIe 交流测试负载(1) -100 100 mV
Zdiff 差分输出直流阻抗 VDD = 3.3V 95 100 105 Ω
VDD = 1.8V 95 100 105 Ω
dV/dt 输出压摆率 在 -150mV 至 +150mV 范围内测量差分波形。最低压摆率(1)(7) 1.5 2.2 V/ns
在 -150mV 至 +150mV 范围内测量差分波形。低压摆率(1)(7) 1.8 2.6 V/ns
在 -150mV 至 +150mV 范围内测量差分波形。高压摆率(1)(7) 2 2.9 V/ns
在 -150mV 至 +150mV 范围内测量差分波形。最高压摆率(1)(7) 2.4 4 V/ns
∆dV/dt 上升沿速率与下降沿速率匹配 PCIe 交流测试负载(1) 10 %
DCD 占空比失真 在差分波形上测量。输入占空比 = 50%(1) -1 1 %
Vcross 绝对交叉点电压 PCIe 交流测试负载(1) 250 550 mV
∆Vcross Vcross 在所有时钟边沿上的变化 PCIe 交流测试负载(1) 140 mV
|VRB| PCIe 中定义的回铃电压绝对值 PCIe 交流测试负载(1) 100 mV
tstable 允许 VRB 之前的时间 PCIe 交流测试负载(1) 500 ps
时钟输出特性 - 非 PCIe
VOH 输出电压高电平 输出摆幅编程为 800mV。f0 = 156.25MHz 或 312.5MHz 720 880 mV
VOL 输出电压低电平 -120 120 mV
VOH 输出电压高电平 输出摆幅编程为 900mV。f0  = 156.25MHz 或 312.5MHz 780 980 mV
VOL 输出电压低电平 -120 120 mV
tR，tF 单端波形的上升/下降时间，20% 至 80% 输出摆幅编程为 800mV。最快的压摆率。f0 = 156.25MHz 或 312.5MHz 340 ps
mA输出摆幅编程为 900mV。最快的压摆率。f0 = 156.25MHz 或 312.5MHz 370 ps
DCD 占空比失真 输入占空比 = 50% -1 1 %
偏斜和延迟特性
tskew 输出到输出偏斜 同一组 50 ps
任何组 50 ps
器件间延迟 330 ps
tPD 输入到输出延迟 1 ns
ΔtPD 输入到输出延迟变化 单个器件过热和过压 1.7 ps/℃
频率和时序特性
f0 运行频率 禁用自动输出禁用功能 1 400 MHz
启用自动输出禁用功能 25 400 MHz
tstartup 启动时间 冷启动。从 VDD 有效（最终 VDD 的 90%）到输出时钟稳定之间测量(3)。输入时钟在 VDD 有效之前提供。PWRGD_PWRDN# 引脚连接至 VDD。f0 ≥ 100MHz 0.4 ms
冷启动。从 VDD 有效（最终 VDD 的 90%）到输出时钟稳定之间测量(3)。输入时钟在 VDD 有效之前提供。PWRGD_PWRDN# 引脚连接至 VDD。f0 < 100MHz 0.8 ms
tstable 时钟稳定时间 VDD 稳定。从 PWRGD 置为有效(4) 到输出时钟稳定之间测量。f0 ≥ 100MHz(3) 0.4 ms
VDD 稳定。从 PWRGD 置为有效(4) 到输出时钟稳定之间测量。f0 < 100MHz(3) 0.8 ms
tPD# 断电置为无效时间 从 PWRDN# 置为无效(4) 到输出时钟稳定之间测量。f0 ≥ 100MHz(3) 0.15 ms
从 PWRDN# 置为无效(4) 到输出时钟稳定之间测量。f0 < 100MHz(3) 0.5 ms
tOE 输出使能/禁用时间 从 OE 置为有效/置为无效(4) 到输出时钟启动/停止经过的时间。 4 10 clk
tLOS-assert LOS# 置为有效时间 从输入时钟丢失到 LOS# 置为有效经过的时间。f0 < 100MHz 120 ns
从输入时钟丢失到 LOS# 置为有效经过的时间。f0 ≥ 100MHz 120 ns
tLOS-deassert LOS# 置为无效时间 从输入时钟存在到 LOS# 置为无效经过的时间。f0 < 100MHz 340 ns
从输入时钟存在到 LOS# 置为无效经过的时间。f0 ≥ 100MHz 105 ns
tAOD 自动输出禁用时间 从 LOS# 置为有效到输出禁用（两个输出均为低电平/低电平）经过的时间。f0 < 100MHz 0.07 ns
从 LOS# 置为有效到输出禁用（两个输出均为低电平/低电平）经过的时间，f0 ≥ 100MHz 0.07 ns
tAOE 自动输出使能时间 从 LOS# 置为无效到输出时钟稳定经过的时间。f0 < 100MHz(3) 115 ns
从 LOS# 置为无效到输出时钟稳定经过的时间，f0 ≥ 100MHz(3) 22 ns
tswitch 开关时间 在两个 100MHz 输入时钟之间切换（仅限多路复用器） 70 ns
抖动特性
JPCIe1-CC PCIe 第 1 代 CC 抖动 单个时钟输入。输入压摆率 ≥ 3.5V/ns。差分输入摆幅 ≥ 1600mV 442.5 fs
JPCIe2-CC PCIe 第 2 代 CC 抖动 39 fs
JPCIe3-CC PCIe 第 3 代 CC 抖动 12.3 fs
JPCIe4-CC PCIe 第 4 代 CC 抖动 12.3 fs
JPCIe5-CC PCIe 第 5 代 CC 抖动 4.9 fs
JPCIe6-CC PCIe 第 6 代 CC 抖动 3 fs
JPCIe2-IR PCIe 第 2 代 IR 抖动 33.8 fs
JPCIe3-IR PCIe 第 3 代 IR 抖动 14.1 fs
JPCIe4-IR PCIe 第 4 代 IR 抖动 14.5 fs
JPCIe5-IR PCIe 第 5 代 IR 抖动 3.9 fs
JPCIe6-IR PCIe 第 6 代 IR 抖动 3 fs
JPCIe1-CC PCIe 第 1 代 CC 抖动 单个时钟输入。输入压摆率 ≥ 1.5V/ns。差分输入摆幅 ≥ 800mV 583.2 fs
JPCIe2-CC PCIe 第 2 代 CC 抖动 51.3 fs
JPCIe3-CC PCIe 第 3 代 CC 抖动 16 fs
JPCIe4-CC PCIe 第 4 代 CC 抖动 16 fs
JPCIe5-CC PCIe 第 5 代 CC 抖动 6.4 fs
JPCIe6-CC PCIe 第 6 代 CC 抖动 3.9 fs
JPCIe2-IR PCIe 第 2 代 IR 抖动 41.9 fs
JPCIe3-IR PCIe 第 3 代 IR 抖动 18.3 fs
JPCIe4-IR PCIe 第 4 代 IR 抖动 18.9 fs
JPCIe5-IR PCIe 第 5 代 IR 抖动 5.1 fs
JPCIe6-IR PCIe 第 6 代 IR 抖动 3.8 fs
JPCIe1-CC PCIe 第 1 代 CC 抖动 两个输入（仅适用于多路复用器）都有正在运行的时钟。CLK_SEL 引脚 = 低电平（CLKIN0 = 100MHz，CLKIN1 = 99.75MHz）、中电平（CLKIN0 = 100MHz，CLKIN1 = 99.75MHz）或高电平（CLKIN0 = 99.7MHz，CLKIN1 = 100MHz）。输入压摆率 ≥ 3.5V/ns。差分输入摆幅 ≥ 1600mV 255.3 517.5 fs
JPCIe2-CC PCIe 第 2 代 CC 抖动 30 45.3 fs
JPCIe3-CC PCIe 第 3 代 CC 抖动 8.3 13.7 fs
JPCIe4-CC PCIe 第 4 代 CC 抖动 8.3 13.7 fs
JPCIe5-CC PCIe 第 5 代 CC 抖动 2.9 5.5 fs
JPCIe6-CC PCIe 第 6 代 CC 抖动 2 3.5 fs
JPCIe2-IR PCIe 第 2 代 IR 抖动 31.9 48.5 fs
JPCIe3-IR PCIe 第 3 代 IR 抖动 8.8 21.7 fs
JPCIe4-IR PCIe 第 4 代 IR 抖动 8.8 21.7 fs
JPCIe5-IR PCIe 第 5 代 IR 抖动 3.4 6.7 fs
JPCIe6-IR PCIe 第 6 代 IR 抖动 2.8 4.7 fs
JPCIe1-CC PCIe 第 1 代 CC 抖动 两个输入（仅适用于多路复用器）都有正在运行的时钟。CLK_SEL 引脚 = 低电平（CLKIN0 = 100MHz，CLKIN1 = 99.75MHz）、中电平（CLKIN0 = 100MHz，CLKIN1 = 99.75MHz）或高电平（CLKIN0 = 99.7MHz，CLKIN1 = 100MHz）。包括串扰。输入压摆率 ≥ 1.5V/ns。差分输入摆幅 ≥ 800mV 388.6 669.5 fs
JPCIe2-CC PCIe 第 2 代 CC 抖动 35.4 57 fs
JPCIe3-CC PCIe 第 3 代 CC 抖动 10.1 17.1 fs
JPCIe4-CC PCIe 第 4 代 CC 抖动 10.1 17.1 fs
JPCIe5-CC PCIe 第 5 代 CC 抖动 3.7 7.4 fs
JPCIe6-CC PCIe 第 6 代 CC 抖动 2.4 4.4 fs
JPCIe2-IR PCIe 第 2 代 IR 抖动 35.4 57 fs
JPCIe3-IR PCIe 第 3 代 IR 抖动 9.8 24 fs
JPCIe4-IR PCIe 第 4 代 IR 抖动 9.9 24 fs
JPCIe5-IR PCIe 第 5 代 IR 抖动 4.3 8.6 fs
JPCIe6-IR PCIe 第 6 代 IR 抖动 3.3 6 fs
JDB2000QL DB2000QL 滤波器 输入压摆率 ≥ 1.5V/ns。差分输入摆幅 ≥ 800mV(6) 8.7 11.5 fs
输入压摆率 ≥ 3.5V/ns。差分输入摆幅 ≥ 1600mV(6) 6.5 9 fs
JRMS-additive 附加 12kHz 至 20MHz RMS 抖动 f = 100MHz，压摆率 ≥ 3.5V/ns 27.3 37.5 fs
f = 100MHz，压摆率 ≥ 1.5V/ns 37.4 48.5 fs
附加 12kHz 至 20MHz RMS 抖动 f = 156.25MHz，压摆率 ≥ 3.5V/ns 21.9 31 fs
f = 156.25MHz，压摆率 ≥ 1.5V/ns 29.4 38.5 fs
附加 12kHz 至 70MHz RMS 抖动 f = 156.25MHz，压摆率 ≥ 3.5V/ns 35.1 48.5 fs
f = 156.25MHz，压摆率 ≥ 1.5V/ns 47.1 60.5 fs
附加 12kHz 至 20MHz RMS 抖动 f = 312.5MHz，压摆率 ≥ 3.5V/ns 19.3 28 fs
f = 312.5MHz，压摆率 ≥ 1.5V/ns 27.4 39.5 fs
附加 12kHz 至 70MHz RMS 抖动 f = 312.5MHz，压摆率 ≥ 3.5V/ns 29.5 41.5 fs
f = 312.5MHz，压摆率 ≥ 1.5V/ns 40.7 58 fs
电源电流特性
IDD,total LMKDB1204 总电源电流 所有输出均运行，f0 = 100MHz 54 mA
IDD,total LMKDB1108 总电源电流 所有输出均运行，f0 = 100MHz 85.7 mA
IDD,total LMKDB1120 总电源电流 所有输出均运行，f0 = 100MHz 162 mA
IDD,core LMKDB1204 内核电源电流 引脚 PWRGD/PWRDN# = 高电平，所有输出均禁用 25.5 mA
IDD,core LMKDB1108 内核电源电流 引脚 PWRGD/PWRDN# = 高电平，所有输出均禁用 36.3 mA
IDD,core LMKDB1120 内核电源电流 引脚 PWRGD/PWRDN# = 高电平，所有输出均禁用 37.9 mA
IDDO 每个输出的输出电源电流 f0 = 100MHz 6.4 mA
f0 = 400MHz 9.2 mA
IPD LMKDB1204 断电电流 引脚 PWRGD/PWRDN# = 低电平 5.6 mA
IPD LMKDB1108 或 LMKDB1120 断电电流 引脚 PWRGD/PWRDN# = 低电平 5.6 mA
PSNR 特性
PSNR 电源噪声抑制，VDD = 3.3V(5) 10kHz 噪声纹波 -93 dBc
50kHz 噪声纹波 -91 dBc
100kHz 噪声纹波 -91 dBc
500kHz 噪声纹波 -95 dBc
1MHz 噪声纹波 -96 dBc
5MHz 噪声纹波 -111 dBc
10MHz 噪声纹波 -99 dBc
电源噪声抑制，VDD = 1.8V(5) 10kHz 噪声纹波 -85 dBc
50kHz 噪声纹波 -89 dBc
100kHz 噪声纹波 -91 dBc
500kHz 噪声纹波 -93 dBc
1MHz 噪声纹波 -94 dBc
5MHz 噪声纹波 -109 dBc
10MHz 噪声纹波 -97 dBc
I/O 特性
VIH 输入电压高电平 2 电平逻辑输入，VDD = 3.3V ± 10% 2 VDD + 0.3 V
VIL 输入电压低电平 -0.3 0.8 V
VIH 输入电压高电平 3 电平逻辑输入，VDD = 3.3V ± 10% 2.4 VDD + 0.3 V
VIM 输入电压中电平 1.2 1.8 V
VIL 输入电压低电平 -0.3 0.8 V
VIH 输入电压高电平 2 电平逻辑输入，VDD = 1.8V ± 5% 1.3 VDD + 0.3 V
VIL 输入电压低电平 -0.3 0.4 V
VIH 输入电压高电平 3 电平逻辑输入，VDD = 1.8V ± 5% 1.3 VDD + 0.3 V
VIM 输入电压中电平 0.65 0.95 V
VIL 输入电压低电平 -0.3 0.4 V
VOH 输出高电压 SBI_OUT，IOH = -2mA 2.4 VDD + 0.3 V
VOL 输出低电压 SBI_OUT，IOL = 2mA 0.4 V
IIN 输入漏电流 CLKINx_P -40 40 µA
CLKINx_N -40 40 µA
带内部下拉的单端输入 -30 30 µA
无内部下拉的单端输入 -5 5 µA
三电平逻辑输入 -30 30 µA
RPU,PD 用于单端输入的内部上拉/下拉电阻 120 kΩ
SMBus 电气特性
VIH SMB_CLK、SMB_DATA 输入高电压 0.8 × VDD V
VIL SMB_CLK、SMB_DATA 输入低电压 0.3 × VDD V
VHYS 施密特触发输入迟滞 0.05 × VDD V
VOL SMB_DATA 输出低电压 IOL = 4mA 0.4 V
ILEAK SMB_CLK、SMB_DATA 输入漏电流 -10 10 µA
CPIN SMB_CLK、SMB_DATA 引脚电容 10 pF
(1) PCIe 交流测试负载
(2) DB2000QL 直流测试负载
(3) 第一个时钟沿用于时序测量。在稳定之前，时钟输出被静音。
(4) 对于输入引脚，当输入电压达到“高”电平所需的最小电压或“低”电平所需的最大电压时，开始置为有效或置为无效
(5) 所有电源引脚都连接在一起。将 0.1µF 电容器放置在靠近每个电源引脚的位置。在去耦电容器之前施加 50mVpp 纹波。测量时钟输出端的杂散电平
(6) DB2000QL 交流测试负载
(7) 压摆率在很大程度上取决于 PCB 布线特性
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