ZHCST09 January   2024 LMR43606-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较表
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 系统特性
    7. 6.7 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  启用、启动和关断
      2. 7.3.2  外部 CLK SYNC（通过 MODE/SYNC）
        1. 7.3.2.1 脉冲相关 MODE/SYNC 引脚控制
      3. 7.3.3  可调开关频率（通过 RT）
      4. 7.3.4  电源正常输出运行
      5. 7.3.5  内部 LDO、VCC 和 VOUT/FB 输入
      6. 7.3.6  自举电压和 VBOOT-UVLO（BOOT 端子）
      7. 7.3.7  输出电压选择
      8. 7.3.8  展频
      9. 7.3.9  软启动和从压降中恢复
        1. 7.3.9.1 从压降中恢复
      10. 7.3.10 电流限制和短路
      11. 7.3.11 热关断
      12. 7.3.12 输入电源电流
    4. 7.4 器件功能模式
      1. 7.4.1 关断模式
      2. 7.4.2 待机模式
      3. 7.4.3 工作模式
        1. 7.4.3.1 CCM 模式
        2. 7.4.3.2 自动模式 – 轻负载运行
          1. 7.4.3.2.1 二极管仿真
          2. 7.4.3.2.2 降频
        3. 7.4.3.3 FPWM 模式 – 轻负载运行
        4. 7.4.3.4 最短导通时间（高输入电压）运行
        5. 7.4.3.5 压降
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1  选择开关频率
        2. 8.2.2.2  设定输出电压
          1. 8.2.2.2.1 可调节输出的 FB
        3. 8.2.2.3  电感器选型
        4. 8.2.2.4  输出电容器选型
        5. 8.2.2.5  输入电容器选型
        6. 8.2.2.6  CBOOT
        7. 8.2.2.7  VCC
        8. 8.2.2.8  CFF 选型
        9. 8.2.2.9  外部 UVLO
        10. 8.2.2.10 最高环境温度
      3. 8.2.3 应用曲线
    3. 8.3 优秀设计实践
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
        1. 8.5.1.1 接地及散热注意事项
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 第三方米6体育平台手机版_好二三四免责声明
      2. 9.1.2 器件命名规则
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.4 电源正常输出运行

当输出电压超出稳压范围时，使用通过 LMR43606-Q1 的 PGOOD 引脚实现的电源正常特性可复位系统微处理器。该开漏输出在电流限值和热关断等器件故障条件下以及正常启动期间保持低电平。干扰滤波器可防止在输出电压的短时偏移（例如在线路和负载瞬态期间）时出现错误标志。持续时间少于 tRESET_FILTER 的输出电压偏移不会触发电源正常标志。通过参考图 7-7，可以更好地理解电源正常运行。表 7-3 提供了 PGOOD 运行的更详细的细目列表。在这里，VPGDUV 被定义为 VOUT（目标稳压输出电压）的 PGDUV 调节版本，VPGDHYST 被定义为 VOUT 的 PGDHYST 调节版本，其中 PGDUV 和 PGDHYST 都列在节 6.5中。在初始上电期间，从触发 VEN-VOUT 到电源正常标志为高电平之间的总延迟为 6ms（典型值）。该延迟仅在器件启动期间发生，在电源正常功能的任何其他正常运行期间不会发生。当 EN 拉低时，电源正常标志输出也被强制为低电平。在 EN 为低电平时，只要输入电压 VPGD-VAL ≥ 1.5V（最大值），电源正常输出就保持有效。

电源正常输出方案包含一个开漏 N 沟道 MOSFET，需要一个外部上拉电阻连接到合适的逻辑电源。还可以根据需要通过适当的电阻器将其上拉至 VCC 或 VOUT。如果不需要此功能，PGOOD 引脚可以保持开路或接地。将流入该引脚的电流限制为 ≤ 4mA。

GUID-20240111-SS0I-G9NH-JC9V-CBJHGLZBWJ98-low.svg图 7-7 电源正常运行（不包括 OV 事件）
表 7-3 PGOOD 的故障条件（拉至低电平）
故障条件启动故障条件结束（在此之后，必须经过 tPGOOD_ACT 才能释放 PGOOD 输出）
VOUT < VPGDUV 且 t > tRESET_FILTER稳压输出电压：
VPGDUV + VPGDHYST < VOUT < VPGDOV – VPGDHYST
VOUT > VPGDOV 且 t > tRESET_FILTER稳压输出电压
TJ > TSD(trip)TJ < TSD(trip) – TSD(hyst) 且 稳压输出电压
EN < VEN-VOUT – VEN-HYSTEN > VEN-VOUT 且 稳压输出电压
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