4 引脚配置和功能

图 4-1 RHA 封装40 引脚 VQFN顶视图

表 4-1 引脚功能

名称	编号	类型⁽¹⁾	说明
BIAS01	20	BYP	如果不使用倍频器，可将该引脚保持断开状态。如果使用倍频器，则使用 10nF 电容器将该引脚旁路至 GND，以实现出色的噪声性能。
BIAS23	31	BYP	如果不使用倍频器，可将该引脚保持断开状态。如果使用倍频器，则使用 10µF 和 0.1µF 电容器将该引脚旁路至 GND，以实现出色的噪声性能。
CLKIN_N	7	I	差分基准输入时钟。内部 50Ω 端接。使用与输入频率相适应的电容器（通常为 0.1µF 或更小）进行交流耦合。如果使用单端，则使用串联交流耦合电容器 50Ω 电阻将未使用的一侧端接至 GND。
CLKIN_P	6	I
CLKOUT0_N	15	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
CLKOUT0_P	14
CLKOUT1_N	19
CLKOUT1_P	18
CLKOUT2_N	32
CLKOUT2_P	33
CLKOUT3_N	36
CLKOUT3_P	37
CS#	10	I	SPI 芯片选择。高阻抗 CMOS 输入。接受高达 3.3V。
DAP	DAP	GND	将这些引脚接地。
GND	5、13、17、26、34、38	GND	将这些引脚接地。
LOGICLKOUT_N	27	O	差分时钟输出对。可选 CML、LVDS 或 LVPECL 格式。可编程共模电压。
LOGICLKOUT_P	28	O	差分时钟输出对。可选 CML、LVDS 或 LVPECL 格式。可编程共模电压。
LOGISYSREFOUT_N	23	O	差分时钟输出对。可选 CML、LVDS 或 LVPECL 格式。可编程共模电压。
LOGISYSREFOUT_P	24	O	差分时钟输出对。可选 CML、LVDS 或 LVPECL 格式。可编程共模电压。
MUXOUT	1	O	多路复用引脚串行数据回读和倍频器的锁定状态。
SCK	8	I	SPI 时钟。高阻抗 CMOS 输入。接受高达 3.3V。
SDI	9	I	SPI 数据输入。高阻抗 CMOS 输入。接受高达 3.3V。
SYSREFREQ_N	3	I	用于支持 JESD204B 的差分 SYSREF 请求输入。内部 50Ω 交流耦合到内部共模电压或电容器连接到 GND。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模电压。
SYSREFREQ_P	2	I
SYSREFOUT0_N	12	O	用于支持 JESD204B 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
SYSREFOUT0_P	11
SYSREFOUT1_N	22
SYSREFOUT1_P	21
SYSREFOUT2_N	29
SYSREFOUT2_P	30
SYSREFOUT3_N	39
SYSREFOUT3_P	40
VCC_CLKIN	4	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联高频电容器（通常为 0.1µF 或更小），在较远处与较大的电容器（通常为 1µF 和 10µF）并联。
VCC_LOGICLK	25
VCC01	16
VCC23	35

(1) I = 输入，O = 输出，GND = 接地，PWR = 电源，BYP = 绕过