ZHCSU91A December   2023  – September 2024 LMX1214

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输出
        1. 6.3.3.1 时钟输出缓冲器
        2. 6.3.3.2 时钟多路复用器
        3. 6.3.3.3 时钟分频器
      4. 6.3.4 AUXCLK 输出
        1. 6.3.4.1 AUXCLKOUT 输出格式
        2. 6.3.4.2 AUXCLK_DIV_PRE 和 AUXCLK_DIV 分频器
      5. 6.3.5 SYNC 输入引脚
        1. 6.3.5.1 SYNC 引脚共模电压
        2. 6.3.5.2 窗口化特性
    4. 6.4 器件功能模式配置
      1. 6.4.1 引脚模式控制
  8. 7 寄存器映射
    1. 7.1 器件寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 SYNC 输入配置
      2. 8.1.2 处理未使用的引脚
      3. 8.1.3 电流消耗
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线图
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 卷带包装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.4.2 AUXCLK_DIV_PRE 和 AUXCLK_DIV 分频器

AUXCLK_DIV_PRE 分频器和 AUXCLK_DIV 分频器用于 AUXCLKOUT 输出。必须使用 AUXCLK_DIV_PRE 分频器进行分频，以确保 AUXCLK_DIV 分频器的输入为 3.2GHz 或更低。当 AUXCLK_DIV 不是偶数且未被旁路时，占空比不是 50%。两个 AUXCLKOUT 分频器均通过 SYNC 特性进行同步，从而可跨多个器件实现同步。

表 6-6 最小 N 分频器限制
fCLKIN (MHz) AUXCLK_DIV_PRE AUXCLK_DIV 总分频范围
fCLKIN ≤ 3.2GHz ÷1、2、4 ÷1、2、3、...1023 [1、2、...1023][2、4、...2046][4、8、4092]
3.2GHz < fCLKIN ≤ 6.4GHz ÷2、4 ÷1、2、3、...1023 [4、...2046][4、8、4092]
fCLKIN > 6.4GHz ÷4 1、2、3、...1023 [8、4092]
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