该器件有四个主时钟输出，还有一个 LOGICLK 输出。主时钟输出的频率均相同。该频率可以与输入时钟相同，也可以相对于输入时钟进行分频或倍频。每个时钟输出都具有可编程功率级别。LOGICLK 输出频率是独立的，通常低于其他四个主时钟的频率，并具有可编程输出格式（CML 和 LVDS）和功率级别。

SYSREF 可通过重复 SYSREFREQ 引脚的输入生成，也可在内部生成。内部 SYSREF 窗口化特性可调整器件的内部时序，以优化 SYSREFREQ 输入相对于 CLKIN 输入的设置时间和保持时间。该特性假设 SYSREF 边沿与下一个上升时钟沿之间的延迟一致。五个输出中的每一个都具有相应的 SYSREF 输出，该输出具有独立的延迟和可编程共模。对于 LOGISYSREF 输出，输出格式可编程为 CML 或 LVDS。