4 引脚配置和功能

图 4-1 PAP0064E 封装64 引脚 HTQFP顶视图

表 4-1 引脚功能

编号	名称	类型⁽¹⁾	说明
1	MUXOUT	O	多路复用引脚串行数据回读 (SDO) 和倍频器的锁定状态。
2	CE	I	芯片启用
3	SYSREFREQ_P	I	用于支持 JESD204B/C 的差分 SYSREF 请求输入。内部 50Ω 交流耦合到内部共模电压或电容器连接到 GND。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模电压。
4	SYSREFREQ_N	I	用于支持 JESD204B/C 的差分 SYSREF 请求输入。内部 50Ω 交流耦合到内部共模电压或电容器连接到 GND。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模电压。
5	VCC_CLKIN	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚更远的位置。
6	GND	GND	将这些引脚接地。
7	CLKIN_P	I	差分基准输入时钟。内部 50Ω 端接。使用与输入频率相适应的电容器（通常为 0.1µF 或更小）进行交流耦合。如果使用单端，则通过交流耦合接地的 50Ω 电阻来端接未使用引脚。
8	CLKIN_N	I
9	GND	GND	将这些引脚接地。
10	PWRSEL0	I	在引脚模式下选择输出功率级别。
11	PWRSEL1	I	在引脚模式下选择输出功率级别。
12	PWRSEL2	I	在引脚模式下选择输出功率级别。
13	NC	NC	无连接引脚（使用 1kΩ 电阻接地。）
14	SCK	I	SPI 时钟。高阻抗 CMOS 输入。接受高达 3.3V。
15	SDI	I	SPI 数据输入。高阻抗 CMOS 输入。接受高达 3.3V。
16	CS#	I	SPI 芯片选择。高阻抗 CMOS 输入。接受高达 3.3V。
17	CAL	I	倍频器模式下使用的校准引脚。
18	SYSREFOUT0_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
19	SYSREFOUT0_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
20	VCC01	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
21	GND	GND	将这些引脚接地。
22	CLKOUT0_N	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
23	CLKOUT0_P	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
24	GND	GND	将这些引脚接地。
25	CLK0_EN	I	启用/禁用单个输出通道。
26	CLK1_EN	I	启用/禁用单个输出通道。
27	VCC01	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
28	GND	GND	将这些引脚接地。
29	CLKOUT1_N	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
30	CLKOUT1_P	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
31	GND	GND	将这些引脚接地。
32	VBIAS01	BYP	使用一个 10nF 电容器将此引脚旁路至 GND，以在倍频器模式下实现出色的噪声性能。
33	SYSREFOUT1_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
34	SYSREFOUT1_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
35	DIVSEL2	I	在引脚配置中的分频器或倍频器模式下选择分频器值或倍频器值。
36	DIVSEL1	I	在引脚配置中的分频器或倍频器模式下选择分频器值或倍频器值。
37	DIVSEL0	I	在引脚配置中的分频器或倍频器模式下选择分频器值或倍频器值。
38	LOGISYSREFOUT_N	O	差分时钟输出对。可选 CML 或 LVDS 格式。可编程共模电压。
39	LOGISYSREFOUT_P	O	差分时钟输出对。可选 CML 或 LVDS 格式。可编程共模电压。
40	VCC_LOGICLK	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
41	GND	GND	将这些引脚接地。
42	LOGICLKOUT_N	O	差分时钟输出对。可选 CML 或 LVDS 格式。可编程共模电压。
43	LOGICLKOUT_P	O	差分时钟输出对。可选 CML 或 LVDS 格式。可编程共模电压。
44	LOGIC_EN	I	在引脚模式下启用/禁用逻辑通道。
45	MUXSEL1	I	在引脚模式配置中选择缓冲器、分频器或倍频器工作模式。
46	MUXSEL0	I	在引脚模式配置中选择缓冲器、分频器或倍频器工作模式。
47	SYSREFOUT2_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
48	SYSREFOUT2_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
49	VBIAS23	BYP	使用 10µF 和 0.1µF 电容器将该引脚旁路至 GND，以在倍频器模式下实现出色的噪声性能。
50	GND	GND	将这些引脚接地。
51	CLKOUT2_N	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
52	CLKOUT2_P	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
53	GND	GND	将这些引脚接地。
54	VCC23	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
55	CLK2_EN	I	启用/禁用单个输出通道。
56	CLK3_EN	I	启用/禁用单个输出通道。
57	GND	GND	将这些引脚接地。
58	CLKOUT3_N	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
59	CLKOUT3_P	O	差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。
60	GND	GND	将这些引脚接地。
61	VCC23	PWR	连接到 2.5V 电源。建议在引脚附近安装一个并联射频宽带电容器（通常为 0.1µF 或更小），与较大的电容器（通常为 1µF 和 10µF）并联。大电容器可放置在离引脚稍远的位置。
62	SYSREFOUT3_N	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
63	SYSREFOUT3_P	O	用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.6V 至 2V。
64	SYSREF_EN	I	在引脚模式配置中启用/禁用 SYSREF 部分。
DAP	DAP	GND	将焊盘接地。

(1) I = 输入，O = 输出，GND = 接地，PWR = 电源，BYP = 绕过