ZHCSWZ2 June 2024 LMX1860-SEP
PRODUCTION DATA
6.3.6 SYSREF
SYSREF 允许生成符合 JESD204B/C 标准的低频信号，该信号重新计时为主输出或 LOGICLK 输出。CLKOUT 和 SYSREF 输出之间的延迟可通过软件进行调整。SYSREF 输出可使用内部 SYSREF 分频器配置为发生器，也可配置为在 SYSREFREQ 引脚上复制信号的中继器。主时钟的 SYSREF 发生器与 LOGICLK 输出的 SYSREF 发生器相同。
| SYSREF_MODE | 说明 |
|---|---|
| 0 | 发生器模式 内部发生器产生连续的 SYSREF 脉冲流。SYSREFREQ 引脚或 SYSREFREQ_FORCE 位可用于从通道中对 SYSREF 分频器进行门控，从而改善噪声隔离，而不会中断 SYSREF 分频器的同步。SYSREFREQ 引脚或 SYSREFREQ_FORCE 位必须为高电平，SYSREF 输出才能进行输出。 |
| 1 | 脉冲发生器 内部发生器生成一个由 1 至 16 个脉冲组成的脉冲群，该脉冲群由 SYSREF_PULSE_CNT 设置，发生在 SYSREFREQ 引脚的上升沿之后或在 SYSREFREQ_FORCE 位从 0 更改为 1 之后（假设 SYSREFREQ 引脚被强制为低电平状态）。 |
| 2 | 中继器模式 SYSREFREQ 引脚输入重新计时为时钟输出，然后根据 SYSREF_DLY_BYP 字段进行延迟，再发送到 SYSREFOUT 输出引脚。 |
图 6-3 发生器模式下的 SYSREF 电路功能方框图
图 6-4 脉冲发生器模式下的 SYSREF 电路功能方框图
图 6-5 中继器模式下的 SYSREF 电路功能方框图要运行 SYSREFREQ_FORCE 位控制的 SYSREF 输出（脉冲发生器）和 SYNC，请从外部将 SYSREFREQ 引脚设置为低逻辑状态。例如，确保 SYSREFREQ_N 引脚的电平 (400mV) 高于 SYSREFREQ_P 引脚的电平，并保持输入共模电压要求。
图 6-6 SYSREFREQ 引脚逻辑低电平设置例如，要在 2.5V 的 VCC 下保持 400mV 的最小电压差，通过 100Ω 消耗的电流将为 4mA。在本例中，将 SYSREFREQ_P 引脚保持在 1.4V 直流电压，将 R2 设置为 350Ω，将 R1 设置为 175Ω，使 SYSREFREQ_N 引脚处的电压为 1.8V。