ZHCSWZ2 June   2024 LMX1860-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器和倍频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输出
        1. 6.3.3.1 时钟输出缓冲器
        2. 6.3.3.2 时钟多路复用器
        3. 6.3.3.3 时钟分频器
        4. 6.3.3.4 时钟倍频器
          1. 6.3.3.4.1 时钟倍频器基本信息
          2. 6.3.3.4.2 时钟倍频器的状态机时钟
            1. 6.3.3.4.2.1 状态机时钟
          3. 6.3.3.4.3 时钟倍频器校准
          4. 6.3.3.4.4 时钟倍频器锁定检测
          5. 6.3.3.4.5 看门狗计时器
      4. 6.3.4 器件功能模式配置
      5. 6.3.5 LOGICLK 输出
        1. 6.3.5.1 LOGICLK 输出格式
        2. 6.3.5.2 LOGICLK_DIV_PRE 和 LOGICLK_DIV 分频器
      6. 6.3.6 SYSREF
        1. 6.3.6.1 SYSREF 输出缓冲器
          1. 6.3.6.1.1 主时钟的 SYSREF 输出缓冲器 (SYSREFOUT)
          2. 6.3.6.1.2 用于 LOGICLK 的 SYSREF 输出缓冲器
        2. 6.3.6.2 SYSREF 频率和延迟生成
        3. 6.3.6.3 SYSREFREQ 引脚和 SYSREFREQ_FORCE 字段
          1. 6.3.6.3.1 SYSREFREQ 引脚共模电压
          2. 6.3.6.3.2 SYSREFREQ 窗口化特性
            1. 6.3.6.3.2.1 SYSREF 窗口化操作的一般过程流程图
            2. 6.3.6.3.2.2 具有延迟生成功能的 SYSREFREQ 中继器模式（重定时）
            3. 6.3.6.3.2.3 有关 SYSREF 窗口化的其他指导
            4. 6.3.6.3.2.4 用于无干扰输出
            5. 6.3.6.3.2.5 如果使用 SYNC 特性
          3. 6.3.6.3.3 SYNC 特性
      7. 6.3.7 引脚模式控制
        1. 6.3.7.1 芯片使能 (CE)
        2. 6.3.7.2 输出通道控制
        3. 6.3.7.3 逻辑输出控制
        4. 6.3.7.4 SYSREF 输出控制
        5. 6.3.7.5 器件模式选择
        6. 6.3.7.6 分频器或倍频器值选择
        7. 6.3.7.7 校准控制引脚
        8. 6.3.7.8 输出功率控制
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 SYSREFREQ 输入配置
      2. 7.1.2 处理未使用的引脚
      3. 7.1.3 电流消耗
    2. 7.2 典型应用
      1. 7.2.1 本机振荡器分配应用
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
        3. 7.2.1.3 应用曲线图
      2. 7.2.2 JESD204B/C 时钟分配应用
    3. 7.3 布局
      1. 7.3.1 布局指南
      2. 7.3.2 布局示例
    4. 7.4 电源相关建议
      1. 7.4.1 上电时序
    5. 7.5 寄存器映射
      1. 7.5.1 器件寄存器
  9. 8 器件和文档支持
    1. 8.1 器件支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 接收文档更新通知
    4. 8.4 支持资源
    5. 8.5 商标
    6. 8.6 静电放电警告
    7. 8.7 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.5 寄存器映射

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
R0 0 0 0 0 0 0 0 0 0 0 0 0 0 POWERDOWN 0 复位
R2 0 0 0 0 0 0 SMCLK_DIV_PRE SMCLK_EN 0 0 0 1 1
R3 CH3_EN CH2_EN CH1_EN CH0_EN LOGICLK_MUTE_CAL CH3_MUTE_CAL CH2_MUTE_CAL CH1_MUTE_CAL CH0_MUTE_CAL 0 0 0 0 SMCLK_DIV
R4 0 0 CLKOUT1_PWR CLKOUT0_PWR SYSREFOUT3_EN SYSREFOUT2_EN SYSREFOUT1_EN SYSREFOUT0_EN CLKOUT3_EN CLKOUT2_EN CLKOUT1_EN CLKOUT0_EN
R5 0 SYSREFOUT2_PWR SYSREFOUT1_PWR SYSREFOUT0_PWR CLKOUT3_PWR CLKOUT2_PWR
R6 LOGICLKOUT_EN SYSREFOUT3_VCM SYSREFOUT2_VCM SYSREFOUT1_VCM SYSREFOUT0_VCM SYSREFOUT3_PWR
R7 0 LOGISYSREFOUT_VCM LOGICLKOUT_VCM LOGISYSREF_DIV_PWR_PRE LOGICLK_DIV_PWR_PRE LOGISYSREFOUT_PWR LOGICLKOUT_PWR LOGISYSREFOUT_EN
R8 0 0 0 0 0 0 0 LOGICLK_DIV_PRE LOGIC_EN 0 LOGISYSREFOUT_FMT LOGICLKOUT_FMT
R9 SYSREFREQ_VCM SYNC_EN LOGICLK_DIV_PD LOGICLK_DIV_BYP 0 LOGICLK_DIV
R11 rb_CLKPOS
R12 rb_CLKPOS[31:16]
R13 0 0 0 0 0 0 0 0 0 0 0 0 0 0 SYSREFREQ_DLY_STEP
R14 0 0 0 0 0 0 0 SYNC_MUTE_PD 0 0 0 0 0 CLKPOS_CAPTURE_EN SYSREFREQ_MODE SYSREFREQ_LATCH
R15 0 0 0 0 SYSREF_DIV_PRE 1 SYSREF_EN 0 SYSREFREQ_DLY SYSREFREQ_CLR
R16 SYSREF_PULSE_CNT SYSREF_DIV
R17 0 0 0 0 0 SYSREF0_DLY_I SYSREF0_DLY_PHASE SYSREF_MODE
R18 SYSREF1_DLY_I SYSREF1_DLY_PHASE SYSREF0_DLY_Q
R19 SYSREF2_DLY_I SYSREF2_DLY_PHASE SYSREF1_DLY_Q
R20 SYSREF3_DLY_I SYSREF3_DLY_PHASE SYSREF2_DLY_Q
R21 LOGISYSREF_DLY_I LOGISYSREF_DLY_PHASE SYSREF3_DLY_Q
R22 SYSREF1_DLY_SCALE SYSREF0_DLY_SCALE SYSREF_DLY_DIV 0 0 LOGISYSREF_DLY_Q
R23 TS_EN 1 MUXOUT_EN 0 0 0 0 0 0 MUXOUT_SEL LOGISYSREF_DLY_SCALE SYSREF3_DLY_SCALE SYSREF2_DLY_SCALE
R24 0 0 0 0 rb_TS TS_CNT_EN
R25 0 0 0 0 0 0 1 0 0 CLK_DIV_RST CLK_DIV CLK_MUX
R28 0 0 0 VCO_CORE_FORCE VCO_CORE 0 0 0 0 0 1 0 0 0
R29 0 0 0 0 0 1 0 1 VCO_CAPCTRL
R33 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 0
R34 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1
R65 0 1 1 0 0 1 0 rb_VCO_CORE 0 0 0 0
R67 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1
R72 0 0 0 0 0 0 0 0 0 0 0 0 0 SYSREFREQ_FORCE SYSREF_DLY_BYP
R73 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
R75 rb_CLK2_EN rb_CLK1_EN rb_CLK0_EN rb_MUXSEL1 rb_MUXSEL0 rb_LOGIC_EN rb_LD rb_DIVSEL2 rb_DIVSEL1 rb_DIVSEL0 rb_CE 0 0 1 1
R76 0 0 0 0 0 0 0 0 0 0 0 0 rb_PWRSEL2 rb_PWRSEL1 rb_PWRSEL0 rb_CLK3_EN
R79 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1
R86 0 0 0 0 0 0 0 0 0 0 0 0 0 MUXOUT_EN_OVRD 0 0
R90 0 0 0 0 0 0 0 0 0 LOGICLK_DIV_BYP3 LOGICLK_DIV_BYP2 0 0 0 0 0
不得对该表中未列出的寄存器进行编程，因为这样做可能会对器件的性能或功能产生不利影响。
不得对以下寄存器进行编程，以避免对器件的性能产生不利影响：R1、R10、R26、R27、R30-R32
如果不使用时钟输出倍频器，则无需对以下寄存器进行编程：R29、R33、R34、R65、R67、R73
如果不使用 LOGICLK，则无需对以下寄存器进行编程：R79、R90
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