ZHCSWZ2 June   2024 LMX1860-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器和倍频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输出
        1. 6.3.3.1 时钟输出缓冲器
        2. 6.3.3.2 时钟多路复用器
        3. 6.3.3.3 时钟分频器
        4. 6.3.3.4 时钟倍频器
          1. 6.3.3.4.1 时钟倍频器基本信息
          2. 6.3.3.4.2 时钟倍频器的状态机时钟
            1. 6.3.3.4.2.1 状态机时钟
          3. 6.3.3.4.3 时钟倍频器校准
          4. 6.3.3.4.4 时钟倍频器锁定检测
          5. 6.3.3.4.5 看门狗计时器
      4. 6.3.4 器件功能模式配置
      5. 6.3.5 LOGICLK 输出
        1. 6.3.5.1 LOGICLK 输出格式
        2. 6.3.5.2 LOGICLK_DIV_PRE 和 LOGICLK_DIV 分频器
      6. 6.3.6 SYSREF
        1. 6.3.6.1 SYSREF 输出缓冲器
          1. 6.3.6.1.1 主时钟的 SYSREF 输出缓冲器 (SYSREFOUT)
          2. 6.3.6.1.2 用于 LOGICLK 的 SYSREF 输出缓冲器
        2. 6.3.6.2 SYSREF 频率和延迟生成
        3. 6.3.6.3 SYSREFREQ 引脚和 SYSREFREQ_FORCE 字段
          1. 6.3.6.3.1 SYSREFREQ 引脚共模电压
          2. 6.3.6.3.2 SYSREFREQ 窗口化特性
            1. 6.3.6.3.2.1 SYSREF 窗口化操作的一般过程流程图
            2. 6.3.6.3.2.2 具有延迟生成功能的 SYSREFREQ 中继器模式（重定时）
            3. 6.3.6.3.2.3 有关 SYSREF 窗口化的其他指导
            4. 6.3.6.3.2.4 用于无干扰输出
            5. 6.3.6.3.2.5 如果使用 SYNC 特性
          3. 6.3.6.3.3 SYNC 特性
      7. 6.3.7 引脚模式控制
        1. 6.3.7.1 芯片使能 (CE)
        2. 6.3.7.2 输出通道控制
        3. 6.3.7.3 逻辑输出控制
        4. 6.3.7.4 SYSREF 输出控制
        5. 6.3.7.5 器件模式选择
        6. 6.3.7.6 分频器或倍频器值选择
        7. 6.3.7.7 校准控制引脚
        8. 6.3.7.8 输出功率控制
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 SYSREFREQ 输入配置
      2. 7.1.2 处理未使用的引脚
      3. 7.1.3 电流消耗
    2. 7.2 典型应用
      1. 7.2.1 本机振荡器分配应用
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
        3. 7.2.1.3 应用曲线图
      2. 7.2.2 JESD204B/C 时钟分配应用
    3. 7.3 布局
      1. 7.3.1 布局指南
      2. 7.3.2 布局示例
    4. 7.4 电源相关建议
      1. 7.4.1 上电时序
    5. 7.5 寄存器映射
      1. 7.5.1 器件寄存器
  9. 8 器件和文档支持
    1. 8.1 器件支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 接收文档更新通知
    4. 8.4 支持资源
    5. 8.5 商标
    6. 8.6 静电放电警告
    7. 8.7 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.6.2 SYSREF 频率和延迟生成

对于发生器模式下 SYSREF 输出的频率，必须使用 SYSREF_DIV_PRE 分频器来确保 SYSREF_DIV 分频器的输入不超过 3.2GHz。

表 6-11 SYSREF_DIV_PRE 设置
fCLKIN SYSREF_DIV_PRE 总 SYSREF 分频范围
3.2GHz 或更低 ÷1、2 或 4 ÷2、3、4、...16380
3.2GHz < fCLKIN ≤ 6.4GHz ÷2 或 4 ÷4、6、8、… 16380
fCLKIN > 6.4GHz ÷4 ÷8、12、16、… 16380

对于延迟，输入时钟频率除以 SYSREF_DLY_DIV 以生成 fINTERPOLATOR。其范围受限，如表 6-12 所示。另请注意，当 SYSREF_DLY_BYP = 0 或 2（延迟发生器用于发生器模式）并且 SYSREF_MODE = 0 或 1（发生器模式）时，SYSREF 输出频率必须是相位内插器频率的倍数。

fINTERPOLATOR % fSYSREF = 0.

表 6-12 SYSREF 延迟设置
fCLKIN SYSREF_DLY_DIV SYSREFx_DLY_SCALE fINTERPOLATOR
6.4GHz < fCLKIN ≤ 12.8GHz 16 0 0.4GHz 至 0.8GHz
3.2GHz < fCLKIN ≤ 6.4GHz 8 0 0.4GHz 至 0.8GHz
1.6GHz < fCLKIN ≤ 3.2GHz 4 0 0.4GHz 至 0.8GHz
0.8GHz < fCLKIN ≤ 1.6GHz 2 0 0.4GHz 至 0.8GHz
0.4GHz < fCLKIN ≤ 0.8GHz 2 1 0.2GHz 至 0.4GHz
0.3GHz < fCLKIN ≤ 0.4GHz 2 2 0.15GHz 至 0.2GHz

最大延迟等于相位内插器周期，并且有 4 × 127 = 508 个不同的延迟步长。根据方程式 2 来计算每个步长的大小。

方程式 2. DelayStepSize = 1 / ( fINTERPOLATOR × 508) = SYSREF_DLY_DIV / ( fCLKIN × 508)

根据方程式 3 来计算总延迟。

方程式 3. TotalDelay = DelayStepSize × StepNumber

表 6-13 展示了每个延迟的步长数。

表 6-13 StepNumber 的计算
SYSREFx_DLY_PHASE STEPNUMBER
3 127 - SYSREFx_DLY_I
2 254 - SYSREFx_DLY_Q
0 381 - SYSREFx_DLY_I
1 508 - SYSREFx_DLY_Q

SYSREF_DLY_BYP 字段选择 SYSREF 生成输出中的延迟路径和/或中继器模式旁路信号。当 SYSREF_MODE 设置为连续或脉冲发生器模式时，TI 建议将 SYSREF_DLY_BYP 设置为发生器模式。如果 SYSREF_MODE 设置为中继器模式，TI 建议将 SYSREF_DLY_BYP 设置为旁路模式。
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