TXFIFO 深度 (TXFFLVL) 控制 CCSI 控制器开始传输独立于 SPI CRC 的 SPI 转发命令。通过正确设置 FIFO 深度，可以防止 FIFO 溢出和下溢。设置取决于 SPI 时钟频率和 CCSI 时钟频率之间的差异、提供给 SPI 外设的时钟精度、CCSI 控制器时钟的精度，以及要转发的数据的最大长度。

RXFIFO 深度 (RXFFLVL) 控制数据就绪 (DRDY) 中断。当 RXFIFO 上的数据字数超过 RXFFLVL 时，DRDY 引脚变为逻辑低电平。在 RXFIFO 上没有更多字之前，该 DRDY 引脚保持逻辑低电平。RXFFLVL 设置与 TXFFLVL 具有相同的相关性，只是将要转发的数据的最大长度替换为 CCSI 外设接收的数据字数上限。图 7-7 中描述了 DRDY 引脚行为的示例。

图 7-7 RXFFLVL 寄存器设置为 3 时的 DRDY 引脚示例

当检测到 END 字节且 RXFIFO 中的字数尚未达到 RXFFLVL 时，DRDY 引脚也会变为逻辑低电平。