ZHCSSC6A february 2023 – june 2023 MSPM0G1106 , MSPM0G1107
ADVANCE INFORMATION
参数 | 测试条件 | 最小值 | 典型值 | 最大值 | 单位 | |
---|---|---|---|---|---|---|
SPI | ||||||
fSPI | SPI 时钟频率 | 时钟最大速度 = 32MHz 1.62V < VDD < 3.6V 控制器模式 |
16 | MHz | ||
fSPI | SPI 时钟频率 | 时钟最大速度 = 32MHz 1.62V < VDD < 3.6V 外设模式 |
16 | MHz | ||
fSPI | SPI 时钟频率 | 时钟最大速度 >= 32MHz 1.62V < VDD < 3.6V 控制器模式 |
16 | MHz | ||
fSPI | SPI 时钟频率 | 时钟最大速度 >= 48MHz 1.62V < VDD < 2.7V 具有高速 IO 的控制器模式 |
24 | MHz | ||
fSPI | SPI 时钟频率 | 时钟最大速度 >= 64MHz 2.7V < VDD < 3.6V 具有高速 IO 的控制器模式 |
32 | MHz | ||
fSPI | SPI 时钟频率 | 时钟最大速度 >= 32MHz 1.62V < VDD < 3.6V 外设模式 |
16 | MHz | ||
fSPI | SPI 时钟频率 | 时钟最大速度 >= 48MHz 1.62V < VDD < 2.7V 具有高速 IO 的外设模式 |
24 | MHz | ||
fSPI | SPI 时钟频率 | 时钟最大速度 >= 64MHz 2.7V < VDD < 3.6V 具有高速 IO 的外设模式 |
32 | MHz | ||
DCSCK | SCK 占空比 | 40 | 50 | 60 | % | |
控制器 | ||||||
tSCLK_H/L | SCLK 高电平或低电平时间 | (tSPI/2) - 1 | tSPI / 2 | (tSPI/2) + 1 | ns | |
tSU.CI | POCI 输入数据建立时间 (1) | 2.7 < VDD < 3.6V,延迟采样已启用 | 1 | ns | ||
tSU.CI | POCI 输入数据建立时间 (1) | 1.62 < VDD < 2.7V,延迟采样已启用 | 1 | ns | ||
tSU.CI | POCI 输入数据建立时间 (1) | 2.7 < VDD < 3.6V,无延迟采样 | 27 | ns | ||
tSU.CI | POCI 输入数据设置时间(1) | 1.62 < VDD < 2.7V,无延迟采样 | 35 | ns | ||
tHD.CI | POCI 输入数据保持时间 | 9 | ns | |||
tVALID.CO | PICO 输出数据有效时间(2) | 10 | ns | |||
tHD.CO | PICO 输出数据保持时间(3) | 1 | ns | |||
外设 | ||||||
tCS.LEAD | CS 提前时间,CS 有效至时钟 | 8 | ns | |||
tCS.LAG | CS 滞后时间,最后一个时钟到 CS 无效 | 1 | ns | |||
tCS.ACC | CS 访问时间,CS 有效到 POCI 数据输出 | 23 | ns | |||
tCS.DIS | CS 禁用时间,CS 无效到 POCI 高阻抗 | 19 | ns | |||
tSU.PI | PICO 输入数据设置时间 | 7 | ns | |||
tHD.PI | PICO 输入数据保持时间 | 31.25 | ns | |||
tVALID.PO | POCI 输出数据有效时间(2) | 2.7V < VDD < 3.6V | 24 | ns | ||
tVALID.PO | POCI 输出数据有效时间(2) | 1.62V < VDD < 2.7V | 31 | ns | ||
tHD.PO | POCI 输出数据保持时间(3) | 12 | ns |