TI 建议在 VDD 和 VSS 引脚之间连接 10µF 和 0.1µF 低 ESR 陶瓷去耦电容器的组合，并将这些电容器尽可能靠近其去耦的电源引脚放置（几毫米以内），以实现最小的环路面积。10µF 大容量去耦电容器是大多数应用的推荐值，但可以根据 PCB 设计和应用要求，在需要时调整该电容。例如，可以使用容量更大的电容器，但会影响电源轨斜升时间。

必须将 NRST 复位引脚上拉至 VDD（电源电平），器件才能解除复位状态，开始引导过程。对于大多数应用，TI 建议将一个外部 47kΩ 上拉电阻器与一个 10nF 下拉电容器连接，使 NRST 引脚能够由另一个器件或调试探针控制。

SYSOSC 频率校正环路 (FCL) 电路在 ROSC 引脚和 VSS 之间安装了容差为 0.1%，温度系数 (TCR) 为 25ppm/C 或更好的 100kΩ 外部电阻器。该电阻器可建立基准电流，通过校正环路稳定 SYSOSC 频率。如果使用 FCL 功能实现更高的精度，则需要该电阻器；如果未启用 SYSOSC FCL，则不需要该电阻器。如果未使用 FCL 模式，PA2 引脚可用作数字输入/输出引脚。

VCORE 引脚上需要连接一个 0.47μF 的电容，并且该电容必须靠近器件放置，与器件地之间的距离最小。请勿将其他电路连接到 VCORE 引脚。

对于 5V 容限开漏 (ODIO)，需要一个上拉电阻器为 I2C 和 UART 功能输出高电平，因为开漏 IO 仅实现了低侧 NMOS 驱动器，无高侧 PMOS 驱动器。5V 容限开漏 IO 具有失效防护功能，即使未提供 VDD 也可能有电压。

图 9-1 基本应用原理图