标准 I²S 协议仅针对两个通道进行定义：左通道和右通道。在 I²S 模式下，左时隙 0 的 MSB 会在 FSYNC 下降 沿之后第二个周期中的 BCLK 下降沿上传输。右时隙 0 的 MSB 会在 FSYNC 上升 沿之后第二个周期中的 BCLK 下降沿上传输。后续的每个数据位都在 BCLK 的下降沿传输。在控制器模式下，FSYNC 在 BCLK 的上升沿传输。图 6-5 和图 6-6 显示了在目标和控制器运行模式下 I²S 运行的协议时序。

图 6-5 目标模式下的 I²S 模式协议时序

图 6-6 控制器模式下的 I²S 协议时序

为了使音频总线在 I²S 模式下正常运行，每帧的位时钟数必须大于或等于活动输出通道的数量（包括左右时隙）乘以输出通道数据的 32 位字长。器件 FSYNC 低电平脉冲必须是大于或等于活动左时隙数量乘以 32 位数据字长的 BCLK 周期数。同样，FSYNC 高电平脉冲必须是大于或等于活动右时隙数量乘以 32 位数据字长的 BCLK 周期数。器件在 SDOUT 上为额外的未使用位时钟周期发送零数据值。