ZHCSWO5 May   2024 PCM1809

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议工作条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求：TDM、I2S 或 LJ 接口
    7. 5.7 开关特性：TDM、I2S 或 LJ 接口
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 硬件控制
      2. 6.3.2 音频串行接口
        1. 6.3.2.1 时分多路复用 (TDM) 音频接口
        2. 6.3.2.2 IC 间音频 (I2S) 接口
      3. 6.3.3 锁相环 (PLL) 和时钟生成
      4. 6.3.4 输入通道配置
      5. 6.3.5 基准电压
      6. 6.3.6 信号链处理
        1. 6.3.6.1 数字高通滤波器
        2. 6.3.6.2 可配置数字抽取滤波器
          1. 6.3.6.2.1 线性相位滤波器
            1. 6.3.6.2.1.1 采样速率：8 kHz 或 7.35 kHz
            2. 6.3.6.2.1.2 采样速率：16 kHz 或 14.7 kHz
            3. 6.3.6.2.1.3 采样速率：24 kHz 或 22.05 kHz
            4. 6.3.6.2.1.4 采样速率：32 kHz 或 29.4 kHz
            5. 6.3.6.2.1.5 采样速率：48 kHz 或 44.1 kHz
            6. 6.3.6.2.1.6 采样速率：96 kHz 或 88.2 kHz
            7. 6.3.6.2.1.7 采样速率：192 kHz 或 176.4 kHz
          2. 6.3.6.2.2 低延迟滤波器
            1. 6.3.6.2.2.1 采样速率：16 kHz 或 14.7 kHz
            2. 6.3.6.2.2.2 采样速率：24 kHz 或 22.05 kHz
            3. 6.3.6.2.2.3 采样速率：32 kHz 或 29.4 kHz
            4. 6.3.6.2.2.4 采样速率：48 kHz 或 44.1 kHz
            5. 6.3.6.2.2.5 采样速率：96 kHz 或 88.2 kHz
    4. 6.4 器件功能模式
      1. 6.4.1 工作模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
  9. 8 电源相关建议
  10. 9 布局
    1. 9.1 布局指南
    2. 9.2 布局示例
  11. 10器件和文档支持
    1. 10.1 接收文档更新通知
    2. 10.2 支持资源
    3. 10.3 商标
    4. 10.4 静电放电警告
    5. 10.5 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.6 时序要求：TDM、I2S 或 LJ 接口

TA = 25°C、IOVDD = 3.3V 或 1.8V 且所有输出端均具有 20pF 负载（除非另有说明）；时序图详见
最小值 标称值 最大值 单位
t(BCLK) BCLK 周期 40 ns
tH(BCLK) BCLK 高电平脉冲持续时间(1) 25 ns
tL(BCLK) BCLK 低电平脉冲持续时间 (1) 25 ns
tSU(FSYNC) FSYNC 设置时间 8 ns
tHLD(FSYNC) FSYNC 保持时间 8 ns
tr(BCLK) BCLK 上升时间 10% 至 90% 上升时间(2) 10 ns
tf(BCLK) BCLK 下降时间 90% 至 10% 下降时间(2) 10 ns
(1) 如果 SDOUT 数据线锁存在与器件用于传输 SDOUT 数据的边沿相反的 BCLK 边沿极性上，则 BCLK 最短高电平或低电平脉冲持续时间必须大于 25ns（以满足时序规格）。
(2) 如果系统中使用的 BCLK 频率低于 20MHz，则 BCLK 最大上升和下降时间可放宽至 13ns。这可能会因较高的时钟抖动而导致噪声增加。
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