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ZHCSWO5 May 2024 PCM1809

PRODUCTION DATA

5.7 开关特性：TDM、I²S 或 LJ 接口

T_A = 25°C、IOVDD = 3.3V 或 1.8V 且所有输出端均具有 20pF 负载（除非另有说明）；时序图详见

参数		测试条件	最小值	最大值	单位
t_{d(SDOUT-BCLK)}	BCLK 到 SDOUT 延迟	BCLK 的 50% 至 SDOUT 的 50%	3	18	ns
t_{d(SDOUT-FSYNC)}	TDM 或 LJ 模式下的 FSYNC 到 SDOUT 延迟（对于 TX_OFFSET = 0 的 MSB 数据）	FSYNC 的 50% 至 SDOUT 的 50%		18	ns
f_(BCLK)	BCLK 输出时钟频率：控制器模式 ⁽¹⁾			24.576	MHz
t_H(BCLK)	BCLK 高电平脉冲持续时间：控制器模式		14		ns
t_L(BCLK)	BCLK 低电平脉冲持续时间：控制器模式		14		ns
t_d(FSYNC)	BCLK 至 FSYNC 延迟：控制器模式	BCLK 的 50% 至 FSYNC 的 50%	3	18	ns
t_r(BCLK)	BCLK 上升时间：控制器模式	10% 至 90% 上升时间		8	ns
t_f(BCLK)	BCLK 下降时间：控制器模式	90% 至 10% 下降时间		8	ns

(1) 如果 SDOUT 数据线锁存在与器件用于传输 SDOUT 数据的边沿相反的 BCLK 边沿极性上，则 BCLK 输出时钟频率必须低于 18.5MHz（以满足时序规格）。