ZHCSU62 December 2023 PCM3140-Q1
ADVANCE INFORMATION
该寄存器是时钟源配置寄存器。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| DIS_PLL_SLV_CLK_SRC | MCLK_FREQ_SEL_MODE | MCLK_RATIO_SEL[2:0] | 保留 | ||||
| R/W-0h | R/W-0h | R/W-2h | R-0h | ||||
| 位 | 字段 | 类型 | 复位 | 说明 |
|---|---|---|---|---|
| 7 | DIS_PLL_SLV_CLK_SRC | R/W | 0h | 当器件配置为在从模式的自动时钟配置中禁用 PLL 时的音频根时钟源设置 (AUTO_MODE_PLL_DIS = 1)。 0d = BCLK 用作音频根时钟源 1d = MCLK（GPIO 或 GPIx）用作音频根时钟源（MCLK 与 FSYNC 之比视 MCLK_RATIO_SEL 设置而定） |
| 6 | MCLK_FREQ_SEL_MODE | R/W | 0h | 主模式 MCLK（GPIO 或 GPIx）频率选择模式（当器件处于自动时钟配置时有效）。 0d = MCLK 频率基于 MCLK_FREQ_SEL (P0_R19) 配置 1d = MCLK 频率在 MCLK_RATIO_SEL (P0_R22) 配置中指定为 FSYNC 的倍数 |
| 5-3 | MCLK_RATIO_SEL[2:0] | R/W | 2h | 这些位为主模式或当 MCLK 在从模式下用作音频根时钟源时选择 MCLK（GPIO 或 GPIx）与 FSYNC 之比。 0d = 比率为 64 1d = 比率为 256 2d = 比率为 384 3d = 比率为 512 4d = 比率为 768 5d = 比率为 1024 6d = 比率为 1536 7d = 比率为 2304 |
| 2-0 | 保留 | R | 0h | 保留 |