该器件具有智能自动配置模块，可生成 ADC 调制器和用于信号处理的数字滤波器引擎所需的所有必要内部时钟。该配置通过监测音频总线上 FSYNC 和 BCLK 信号的频率来完成。

该器件支持（FSYNC 信号频率的）各种输出数据采样速率和 BCLK 与 FSYNC 之比，以便在内部配置所有时钟分频器（包括 PLL 配置），而无需主机编程。表 7-6 和表 7-7 列出了支持的 FSYNC 和 BCLK 频率。

状态寄存器 ASI_STS (P0_R21) 捕获 FSYNC 频率和 BCLK 与 FSYNC 之比的器件自动检测结果。如果器件找到任何不受支持的 FSYNC 频率和 BCLK 与 FSYNC 之比组合，器件会生成 ASI 时钟错误中断，并相应地使录音通道静音。

该器件使用集成的低抖动锁相环 (PLL) 来生成 ADC 调制器和数字滤波器引擎以及其他控制块所需的内部时钟。该器件还支持使用 BCLK、GPIO1 或 GPIx 引脚（作为 MCLK）作为音频时钟源，而无需使用 PLL，从而降低功耗。但是，ADC 性能可能会因外部时钟源的抖动而下降，如果外部音频时钟源频率不够高，则可能无法支持某些处理功能。因此，TI 建议在高性能应用中使用 PLL。有关如何在低功耗模式下配置和使用该器件而不使用 PLL 的更多详细信息，请参阅用于低功耗关键应用的 TLV320ADCx140 应用报告。

该器件还支持使用 GPIO1 或 GPIx 引脚（作为 MCLK）作为基准输入时钟源来实现音频总线控制器模式运行，并支持各种灵活选项和各种系统时钟。有关控制器模式配置和操作的更多详细信息和信息，请参阅配置和操作 TLV320ADCx140 作为音频总线主设备 应用报告。

音频总线时钟错误检测和自动检测功能会自动生成所有内部时钟，但可以分别使用 ASI_ERR (P0_R9_D5) 和 AUTO_CLK_CFG (P0_R19_D6) 寄存器位来禁用。在系统中，该禁用功能可用于支持自动检测方案未涵盖的自定义时钟频率。对于此类应用用例，必须注意确保多个时钟分频器均已正确配置。因此，TI 建议使用 PPC3 GUI 进行器件配置设置；有关更多详细信息，请参阅 TLV320ADCx140 评估模块 用户指南和 PurePath™ 控制台图形开发套件。