ZHCSUA9 December 2023 PCM6140-Q1
ADVANCE INFORMATION
该寄存器是 ASI 主模式配置寄存器 0。
| 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 |
| MST_SLV_ CFG | AUTO_CLK_ CFG | AUTO_MODE_ PLL_DIS | BCLK_FSYNC_ GATE | FS_MODE | MCLK_FREQ_SEL[2:0] | ||
| R/W-0h | R/W-0h | R/W-0h | R/W-0h | R/W-0h | R/W-2h | ||
| 位 | 字段 | 类型 | 复位 | 说明 |
|---|---|---|---|---|
| 7 | MST_SLV_CFG | R/W | 0h | ASI 主器件或目标配置寄存器设置。 0d = 器件处于目标模式（BCLK 和 FSYNC 都是器件的输入） 1d = 器件处于主模式（BCLK 和 FSYNC 都由器件生成） |
| 6 | AUTO_CLK_CFG | R/W | 0h | 自动时钟配置设置。 0d = 启用自动时钟配置（所有内部时钟分频器和 PLL 配置都是自动派生的） 1d = 禁用自动时钟配置（必须将自定义模式和器件 GUI 用于器件配置设置） |
| 5 | AUTO_MODE_PLL_DIS | R/W | 0h | 自动模式 PLL 设置。 0d = 在自动时钟配置中启用 PLL 1d = 在自动时钟配置中禁用 PLL |
| 4 | BCLK_FSYNC_GATE | R/W | 0h | BCLK 和 FSYNC 时钟选通（当器件处于主模式时有效）。 0d = 不选通 BCLK 和 FSYNC 1d = 在主模式下从器件发送 BCLK 和 FSYNC 时强制选通 BCLK 和 FSYNC |
| 3 | FS_MODE | R/W | 0h | 采样速率设置（器件处于主模式时有效）。 0d = fS 是 48kHz 的倍数（或约数） 1d = fS 是 44.1kHz 的倍数（或约数） |
| 2-0 | MCLK_FREQ_SEL[2:0] | R/W | 2h | 这些位为 PLL 源时钟输入选择 MCLK（GPIO 或 GPIx）频率（在器件处于主模式且 MCLK_FREQ_SEL_MODE = 0 时有效）。 0d = 12MHz 1d = 12.288MHz 2d = 13MHz 3d = 16MHz 4d = 19.2MHz 5d = 19.68MHz 6d = 24MHz 7d = 24.576MHz |