ZHCSCX9 October   2014 RM41L232

PRODUCT PREVIEW Information. Product in design phase of development. Subject to change or discontinuance without notice.  

  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能方框图
  2. 2修订历史记录
  3. 3器件封装和引脚功能
    1. 3.1 PZ QFP 封装引脚分配（100 引脚）
    2. 3.2 引脚配置和功能
      1. 3.2.1  高端定时器 (N2HET)
      2. 3.2.2  增强型正交编码器脉冲模块 (eQEP)
      3. 3.2.3  通用输入/输出 (GIO)
      4. 3.2.4  控制器局域网络接口模块 (DCAN1，DCAN2)
      5. 3.2.5  多缓冲串行外设接口 (MibSPI1)
      6. 3.2.6  标准串行外设接口 (SPI2)
      7. 3.2.7  本地互连网络控制器 (LIN)
      8. 3.2.8  多缓冲模数转换器 (MibADC)
      9. 3.2.9  系统模块
      10. 3.2.10 错误信令模块 (ESM)
      11. 3.2.11 主振荡器
      12. 3.2.12 测试/调试接口
      13. 3.2.13 闪存
      14. 3.2.14 内核电源
      15. 3.2.15 I/O 电源
      16. 3.2.16 内核和 I/O 电源接地基准
    3. 3.3 输出复用和控制
      1. 3.3.1 输出多路复用的注意事项
      2. 3.3.2 多路复用控制寄存器的通用规则
    4. 3.4 特定复用选项
      1. 3.4.1 eQEP 输入过滤
        1. 3.4.1.1 eQEPA 输入
        2. 3.4.1.2 eQEPB 输入
        3. 3.4.1.3 eQEPI 输入
        4. 3.4.1.4 eQEPS 输入
      2. 3.4.2 N2HET PIN_nDISABLE 输入端口
  4. 4规范
    1. 4.1  自然通风运行温度范围内的最大绝对值，
    2. 4.2  处理额定值
    3. 4.3  上电小时数 (POH)
    4. 4.4  建议的运行条件
    5. 4.5  建议时钟域运行条件下的开关特性
    6. 4.6  要求等待状态
    7. 4.7  推荐运行条件内的功耗
    8. 4.8  PZ 的热阻特性
    9. 4.9  推荐运行条件下的输入/输出电气特性
    10. 4.10 输出缓冲器驱动强度
    11. 4.11 输入时序
    12. 4.12 输出时序
  5. 5系统信息和电气技术规范
    1. 5.1  电压监视器特性
      1. 5.1.1 重要考虑
      2. 5.1.2 电压监视器运行
      3. 5.1.3 电源过滤
    2. 5.2  电源排序和加电复位
      1. 5.2.1 加电顺序
      2. 5.2.2 断电序列
      3. 5.2.3 加电复位：nPORRST
        1. 5.2.3.1 nPORRST 电气和时序要求
    3. 5.3  热复位 (nRST)
      1. 5.3.1 热复位的原因
      2. 5.3.2 nRST 时序要求
    4. 5.4  ARM Cortex-R4 CPU 信息
      1. 5.4.1 ARM Cortex-R4 CPU 的特性概要
      2. 5.4.2 由软件启用的 ARM Cortex-R4 CPU 的功能
      3. 5.4.3 双内核执行
      4. 5.4.4 GCLK 之后的双重 CPU 时钟树
      5. 5.4.5 ARM Cortex-R4 CPU 用于安全目的的比较模块 (CCM)
      6. 5.4.6 CPU 自检
        1. 5.4.6.1 针对 CPU 自检的应用序列
        2. 5.4.6.2 CPU 自检时钟配置
        3. 5.4.6.3 CPU 自检范围
    5. 5.5  时钟
      1. 5.5.1 时钟源
        1. 5.5.1.1 主振荡器
          1. 5.5.1.1.1 针对主振荡器的时序要求
        2. 5.5.1.2 低功耗振荡器
          1. 5.5.1.2.1 特性
          2. 5.5.1.2.2 LPO 电气和时序技术规格
        3. 5.5.1.3 锁相环 (PLL) 时钟模块
          1. 5.5.1.3.1 方框图
          2. 5.5.1.3.2 PLL 时序技术规格
      2. 5.5.2 时钟域
        1. 5.5.2.1 时钟域说明
        2. 5.5.2.2 将时钟域映射到器件模块
      3. 5.5.3 时钟测试模式
    6. 5.6  时钟监视
      1. 5.6.1 时钟监视时序
      2. 5.6.2 外部时钟 (ECLK) 输出功能
      3. 5.6.3 双时钟比较器
        1. 5.6.3.1 特性
        2. 5.6.3.2 DCC 时钟源中断的映射
    7. 5.7  去毛刺脉冲滤波器
    8. 5.8  器件存储器映射
      1. 5.8.1 存储器映射图
      2. 5.8.2 存储器映射表
      3. 5.8.3 主器件/从器件访问权限
    9. 5.9  闪存存储器
      1. 5.9.1 闪存存储器配置
      2. 5.9.2 闪存模块的主要特性
      3. 5.9.3 针对闪存访问的 ECC 保护
      4. 5.9.4 闪存访问速度
    10. 5.10 程序闪存的闪存编程和擦除时序
    11. 5.11 闪存编程和擦除时序数据闪存
    12. 5.12 紧耦合 RAM 接口模块
      1. 5.12.1 特性
      2. 5.12.2 TCRAMW ECC 支持
    13. 5.13 用于外设 RAM 访问的奇偶校验保护
    14. 5.14 片载 SRAM 初始化和测试
      1. 5.14.1 使用 PBIST 的片载 SRAM 自检
        1. 5.14.1.1 特性
        2. 5.14.1.2 PBIST RAM 组
      2. 5.14.2 片载 SRAM 自动初始化
    15. 5.15 矢量中断管理器
      1. 5.15.1 VIM 特性
      2. 5.15.2 中断请求分配
    16. 5.16 实时中断模块
      1. 5.16.1 特性
      2. 5.16.2 方框图
      3. 5.16.3 时钟源选项
    17. 5.17 错误信令模块
      1. 5.17.1 特性
      2. 5.17.2 ESM 通道分配
    18. 5.18 复位/异常中断/错误状态
    19. 5.19 数字窗口式看门狗
    20. 5.20 调试子系统
      1. 5.20.1 方框图
      2. 5.20.2 调试组件内存映射
      3. 5.20.3 JTAG 识别代码
      4. 5.20.4 调试 ROM
      5. 5.20.5 JTAG 扫描接口时序
      6. 5.20.6 高级 JTAG 安全模块
      7. 5.20.7 边界扫描链
  6. 6外设信息和电气技术规范
    1. 6.1 外设图例
    2. 6.2 多缓冲12位模数转换器
      1. 6.2.1 特性
      2. 6.2.2 事件触发选项
        1. 6.2.2.1 MIBADC 事件触发接线
      3. 6.2.3 ADC 电气和时序技术规格
      4. 6.2.4 性能（精度）技术规格
        1. 6.2.4.1 MibADC 非线性误差
        2. 6.2.4.2 MibADC 总误差
    3. 6.3 通用输入/输出
      1. 6.3.1 特性
    4. 6.4 增强型高端定时器 (N2HET)
      1. 6.4.1 特性
      2. 6.4.2 N2HET RAM 组织结构
      3. 6.4.3 输入时序技术规格
      4. 6.4.4 N2HET 校验
        1. 6.4.4.1 使用双时钟比较器 (DCC) 的输出监视
      5. 6.4.5 禁用 N2HET 输出
      6. 6.4.6 高端定时器发送单元 (N2HET)
        1. 6.4.6.1 特性
        2. 6.4.6.2 触发连接
    5. 6.5 控制器局域网络 (DCAN)
      1. 6.5.1 特性
      2. 6.5.2 电气和时序技术规格
    6. 6.6 本地互连网络接口 (LIN)
      1. 6.6.1 LIN 特性
    7. 6.7 多缓冲/标准串行外设接口
      1. 6.7.1 特性
      2. 6.7.2 MibSPI 发送和接收 RAM 组织结构
      3. 6.7.3 MibSPI 发送触发事件
        1. 6.7.3.1 MIBSPI1 事件触发接线
      4. 6.7.4 MibSPI/SPI 主控模式 I/O 时序规范
      5. 6.7.5 SPI 受控模式 I/O 时序
    8. 6.8 增强型正交编码器 (eQEP)
      1. 6.8.1 针对 eQEPx 模块的时钟使能控制
      2. 6.8.2 使用 eQEP 相位误差
      3. 6.8.3 到 eQEPx 模块的输入连接
      4. 6.8.4 增强型正交编码器脉冲 (eQEPx) 时序
  7. 7器件和文档支持
    1. 7.1 器件支持
      1. 7.1.1 开发支持
        1. 7.1.1.1 开始使用
      2. 7.1.2 器件命名规则
    2. 7.2 文档支持
      1. 7.2.1 米6体育平台手机版_好二三四 (TI) 相关文档
    3. 7.3 社区资源
    4. 7.4 商标
    5. 7.5 静电放电警告
    6. 7.6 术语表
    7. 7.7 器件识别码寄存器
    8. 7.8 芯片识别寄存器
    9. 7.9 模块认证
      1. 7.9.1 DCAN 认证
      2. 7.9.2 LIN 认证
        1. 7.9.2.1 LIN 主控模式
        2. 7.9.2.2 LIN 受控模式 - 固定波特率
        3. 7.9.2.3 LIN 受控模式 - 自适应波特率
  8. 8机械、封装和可订购米6体育平台手机版_好二三四附录
    1. 8.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6 外设信息和电气技术规范

6.1 外设图例

Table 6-1 外设图例

缩写 全名
MibADC 多缓冲模拟数字转换器
CCM-R4 CPU 比较模块 – Cortex-R4
CRC 循环冗余校验
DCAN 控制器局域网
DCC 双时钟比较器
ESM 错误信令模块
GIO 通用输入/输出
HTU 高端定时器传输单元
LIN 本地互连网络
MibSPI 多缓冲串行外设接口
N2HET 平台高端定时器
RTI 实时中断模块
SCI 串行通信接口
SPI 串行外设接口
VIM 矢量中断管理器

6.2 多缓冲12位模数转换器

多缓冲模数转换器 (MibADC) 有一个用于其模拟电路的独立电源总线，此电源总线通过防止逻辑电路上的数字开关噪声（可能出现在 VSS和 VCC上）耦合进入模数转换模拟级来提高模数转换的性能。 所有模数转换技术规范相对于 ADREFLO指定，除非另外注明。

Table 6-2 MibADC 概述

说明 值
分辨率 12位
单片 保证
输出转换代码 00h 到 FFFh [00 表示 VAI ≤ ADREFLO；FFF 表示 VAI ≥ ADREFHI]

6.2.1 特性

  • 12位分辨率
  • ADREFHI和 ADREFLO引脚（高和低基准电压）
  • 总采样/保持/转换时间：在 300MHz ADCLK 上最小典型值为 600ns
  • 每个转换组提供一个内存区域（事件，组 1，组 2）
  • 转换组的通道分配完全可编程
  • 内存区由中断进行处理
  • 每个组有一个可编程中断阀值计数器
  • 任一通道内，针对每个组的可编程量级阀值中断
  • 从内存区中读取 8 位，10 位或 12 位值这三个选项中的一个
  • 单次或连续转换模式
  • 嵌入式自检
  • 嵌入式校准逻辑
  • 增强型断电模式
    • 当没有进行中的转换时，自动为 ADC 内核断电的可选特性
  • 外部事件引脚 (ADEVT) 可设定为通用 I/O

6.2.2 事件触发选项

ADC 模块支持 3 个转换组：事件组，组 1，组 2。 这 3 个组中的每一个可被配置为由硬件事件触发。 在这个情况下，应用能够从将被用来触发一个组的转换的 8 个事件源中选择事件源。

6.2.2.1 MIBADC 事件触发接线

Table 6-3 MIBADC 事件触发接线

事件编号 源选择位
用于 G1、G2 或事件
（G1SRC[2:0]、G2SRC[2:0] 或 EVSRC[2:0]）		 触发
1 000 ADEVT
2 001 N2HET[8]
3 010 N2HET[10]
4 011 RTI 比较 0 中断
5 100 N2HET[12]
6 101 N2HET[14]
7 110 N2HET[17]
8 111 N2HET[19]

NOTE

对于 ADEVT，N2HET 触发源，到 MibSPI2 模块触发输入的连接来自输入缓冲器的输出一侧。 用这种方法，或者通过将功能配置为垫上的输出，或者通过驱动来自一个作为输入的外部触发源的功能，一个触发条件可被生成。如果复用控制器模块被用于选择不同的功能性，而不是 ADEVT 或 N2HET[x]，那么从触发转换中禁用这些信号时应该小心；在输入连接上没有复用。

NOTE

对于 RTI 比较 0 中断源，从 RTI 模块的输出直接连接。 也就是说，中断条件可被用作一个触发源，即使实际的中断并未传送给 CPU 也是这样。

6.2.3 ADC 电气和时序技术规格

Table 6-4 MibADC 建议工作条件

参数 最小值 最大值 单位
ADREFHI 模数高电压基准源 ADREFLO VCCAD V
ADREFLO 模数低电压基准源 VSSAD ADREFHI V
VAI 模拟输入电压 ADREFLO ADREFHI V
IAIC 模拟输入钳位电流
(VAI<VSSAD-0.3 或 VAI>VCCAD+0.3)		 -2 2 mA

Table 6-5 在整个推荐运行条件范围内的 MibADC 电气特性(1)

参数 说明/条件 最小值 类型 最大值 单位
R复用 模拟输入多路复用接通电阻 请参阅Figure 6-1 95 250 Ω
Rsamp ADC 采样开关导通电阻 请参阅Figure 6-1 60 250 Ω
C复用 输入多路复用电容 请参阅Figure 6-1 7 16 pF
Csamp ADC 采样电容 请参阅Figure 6-1 8 13 pF
IAIL 模拟关闭状态输入泄露漏电流 VCCAD = 3.6V 最大值 VSSAD < VIN < VSSAD + 100mV -300 -1 200 nA
VSSAD+100mV<VIN<VCCAD-200mV -200 -0.3 200 nA
VCCAD-200mV<VIN<VCCAD -200 1 500 nA
IAOSB 模拟导通状态输入偏置电流 VCCAD = 3.6V 最大值 VSSAD < VIN < VSSAD + 100mV -8 2 µA
VSSAD+100mV<VIN<VCCAD-200mV -4 2 µA
VCCAD-200mV<VIN<VCCAD -4 12 µA
IADREFHI ADREFHI输入电流 ADREFHI=VCCAD，ADREFLO=VSSAD 3 mA
ICCAD 静态电源电流 正常运行模式 请参阅Section 4.7 mA
断电模式中的 ADC 内核 5 µA
(1) 1 LSB = (ADREFHI – ADREFLO)/ 2n 其中，在 10 位模式中 n = 10，在 12 位模式中 n = 12
mibadc_circuit_spns186.gifFigure 6-1 MibADC 输入等效电路

Table 6-6 MibADC 时序技术规格

参数 最小值 标称值 最大值 单位
tc(ADCLK)(2) 周期，MibADC 时钟 33 ns
td(SH)(3) 延迟时间，采样和保持时间 200 ns
td(PU-ADV) 从 ADC 加电到可以对输入进行首次采样的延迟时间 1 µs
12 位模式
td(C) 延迟时间，转换时间 400 ns
td(SHC)(1) 延迟时间，总采样/保持和转换时间 600 ns
10 位模式
td(C) 延迟时间，转换时间 330 ns
td(SHC)(1) 延迟时间，总采样/保持和转换时间 530 ns
(1) 这是可以达到的最低采样/保持和转换时间。 这些参数取决于许多因素，如预分频器设置。
(2) MibADC 时钟为 ADCLK，由 ADCLOCKCR 寄存器位 4:0 定义的一个预分频因子将 VCLK 分频生成。
(3) 针对 ADC 转换的采样和保持时间由 ADCLK 频率和针对每个转换组的 AD<GP>SAMP 寄存器定义。 采样时间的确定需要考虑连接到输入通道上的外部阻抗以及 ADC 的内部阻抗。

Table 6-7 在整个推荐运行条件范围内的 MibADC 运行特性

参数 说明/条件 最小值 类型 最大值 单位
CR 额定精度被保持时的转换范围 ADREFHI- ADREFLO 3 3.6 V
ZSET 偏移误差 第一个理想转换（从代码 000h 至 001h）和实际转换间的差异 10 位模式 带 ADC 校准 1 最低有效位 (LSB)
无 ADC 校准 2 LSB
12 位模式 带 ADC 校准 2 LSB
无 ADC 校准 4 LSB
FSET 增益误差 最后一个理想转换 (从代码 FFEh 到 FFFh) 和实际转换减去偏移量之间的差异。 10 位模式 2 LSB
12 位模式 3 LSB
EDNL 微分非线性误差 实际步长宽度和理想值之间的差异。 （请参阅 Figure 6-2） 10 位模式 ± 1.5 LSB
12 位模式 ± 2 最低有效位 (LSB)
EINL 积分非线性误差 从穿过 MibADC 的最佳直线的最大偏差。 MibADC 传输特性，但不包括量化误差。 （请参阅 Figure 6-3） 10 位模式 ± 2 LSB
12 位模式 ± 2 LSB
ETOT 总体未调整误差 模拟值和理想中值之间的最大差值。 （请参阅 Figure 6-4） 10 位模式 带 ADC 校准 ± 2 最低有效位 (LSB)
无 ADC 校准 ± 4 LSB
12 位模式 带 ADC 校准 ± 4 LSB
无 ADC 校准 ± 7 LSB

6.2.4 性能（精度）技术规格

6.2.4.1 MibADC 非线性误差

如图Figure 6-2所示的微分非线性误差（有时也被称为微分线性）是实际步长宽度与 1 LSB 理想值之间的差异。

dnl_error_12bit_spns187.gifFigure 6-2 微分非线性 (DNL) 误差

如图Figure 6-3所示的积分非线性误差（有时称为线性误差）是从一条直线上的实际传递函数值的偏差。

inl_error_12bit_spns186.gifFigure 6-3 积分非线性 (INL) 误差

6.2.4.2 MibADC 总误差

在图Figure 6-4中所示 MibADC 的绝对精度或总误差是一个模拟值与理想中值之间的最大差值。

total_error_12bit_spns186.gifFigure 6-4 绝对精度（总）误差

6.3 通用输入/输出

此器件上的 GPIO 模块支持一个端口 GIOA。 I/O 引脚是双向的并且位可编程。 GIOA 支持外部中断功能。

6.3.1 特性

GPIO 模块具有如下特性：

  • 每个 IO 引脚可被配置为：
    • 输入
    • 输出
    • 开漏
  • 中断有如下特性：
    • 可编程中断检测或者在两个边沿上或者在一个单边沿上（在 GIOINTDET 中设定）
    • 可编程边沿检测极性，上升或下降边沿（在 GIOPOL 寄存器内设定）
    • 独立中断 标志（在 GIOFLG 寄存器内设定）
    • 独立中断使能，分别通过 GIOENASET 和 GIOENACLR 寄存器置位和清零
    • 可编程中断极性，通过 GIOLVLSET 和 GIOLVLCLR 寄存器设定
  • 内部上拉/下拉允许未使用的 I/O 引脚保持未连接

有关输入和输出时序的信息，请参阅Section 4.11和Section 4.12

6.4 增强型高端定时器 (N2HET)

N2HET1 是一款高级智能定时器，此定时器能够为实时应用提供精密的计时功能。 该定时器为软件控制型，采用一个精简指令集，并具有一个专用的定时器微级机和一个连接的 I/O 端口。 N2HET 可被用于脉宽调制输出，捕捉或比较输入，或通用 I/O。 它特别适合于要求多个传感器信息并且用复杂和准确时间脉冲来驱动制动器的应用。

6.4.1 特性

N2HET 模块有以下特性：

  • 可编程定时器用于输入和输出定时功能
  • 精简指令集（30 条指令）用于专用时间和角函数
  • 由奇偶校验保护的128字指令 RAM
  • 用户定义的
  • 针对每个引脚的 7 位硬件计数器支持高达 32 位分辨率与25 位虚拟计数器协同运行
  • 多达 19 个引脚可被用于输入信号的测量或输出信号的生产
  • 针对每个具有可调限制频率引脚的可编程抑制滤波器
  • 低 CPU 开销和中断负载
  • 带有专用高端定时器传输单元 (HTU) 的 CPU 内存间的高效数据传输
  • 支持不同回路机制和引脚状态回读功能的诊断功能

6.4.2 N2HET RAM 组织结构

定时器 RAM 使用 4 个 RAM 组，每个组有两个端口访问功能。 这意味着一个 RAM 地址被写入时，另外一个地址被读取。 RAM 字是 96 位宽，它被分成三个 32 位字段（程序、控制、和数据）。

6.4.3 输入时序技术规格

N2HET 指令 PCNT 和 WCAP 将一些时序限制施加到输入信号上。

nhet_input_timings_pns160.gifFigure 6-5 N2HET 输入捕捉时序

Table 6-8 针对 N2HET 输入捕捉功能的动态特性

参数 最小值(1)(2) 最大值(1)(2) 单位
1 输入信号周期，针对上升边沿到上升边沿的 PCNT 或 WCAP (hr)(lr) tc(VCLK2) + 2 225(hr)(lr)tc(VCLK2) - 2 ns
2 输入信号周期，针对下降边沿到下降边沿的 PCNT 或 WCAP (hr) (lr) tc(VCLK2) + 2 225 (hr)(lr) tc(VCLK2) - 2 ns
3 输入信号高相位，针对上升边沿到上升边沿的 PCNT 或 WCAP 2(hr) tc(VCLK2) + 2 225 (hr)(lr) tc(VCLK2) - 2 ns
4 输入信号低相位，针对下降边沿到下降边沿的 PCNT 或 WCAP 2(hr) tc(VCLK2) + 2 225 (hr)(lr) tc(VCLK2) - 2 ns
(1) hr = 高分辨率预分频器，使用预分频因数寄存器 (HETPFR) 的 HRPFC 字段进行配置。
(2) lr = 环路分辨率预分频器，使用预分频因数寄存器 (HETPFR) 的 LFPRC 字段进行配置

6.4.4 N2HET 校验

6.4.4.1 使用双时钟比较器 (DCC) 的输出监视

N2HET[31] 被连接作为 DCC1 内计数器 1 的时钟源。 这样使该应用能够测量 N2HET[31] 上的脉宽调制 (PWM) 信号的频率。

N2HET[31]可以被配置为只用于内部的通道。 也就是说，N2HET 模块的输出被直接连接到 DCC 模块上（从输出缓冲器的输入）。

有关 DCC 的更多信息，请参阅Section 5.6.3。

6.4.5 禁用 N2HET 输出

一些应用要求在某些故障条件下禁用 N2HET 输出。 N2HET 模块通过“可禁用的引脚”输入信号来提供这个功能。 当被驱动为低电平时，这个信号 “N2HET 引脚禁用”特性的更多细节请参考《器件技术参考手册》。

针对 N2HET，GIOA[5] 和 EQEPERR 被连接至“引脚禁用”输入。 在 GIOA[5] 连接的情况下，该连接由输入缓冲器的输出端发出。 在 EQEPERR 连接的情况下，EQEPERR 输出信号在发生一个相位误差事件时被置为有效。 针对到 N2HET PIN_nDISABLE 端口的输入，该信号被反相并双同步至 VCLK2。

在 GIOA[5] 和 EQEPERR 源之间，PIN_nDISABLE 端口输入源是可选的。 这可以通过 PINMMR9[1:0] 位来实现。

6.4.6 高端定时器发送单元 (N2HET)

一个高端定时器传输单元 (N2HET) 可以执行 DMA 类型处理来与主内存进行 N2HET 数据的交换。 N2HET 中置有一个内存保护单元 (MPU)。

6.4.6.1 特性

  • CPU 独立
  • 访问系统内存的主控端口
  • 支持双缓冲配置的 8 个控制数据包
  • 控制数据包信息被存储在受奇偶校验保护的 RAM 中
  • 事件同步（N2HET 传输请求）
  • 支持 32 或 64 位处理
  • 针对 N2HET 地址（8 字节或 16 字节）和系统内存地址（固定，32 位或 64 位）的寻址模式
  • 单次、循环和自动切换缓冲器传输模式
  • 请求丢失检测

6.4.6.2 触发连接

Table 6-9 N2HET 请求线连接

模块 请求源 HTU 请求
N2HET HTUREQ[0] HTU DCP[0]
N2HET HTUREQ[1] HTU DCP[1]
N2HET HTUREQ[2] HTU DCP[2]
N2HET HTUREQ[3] HTU DCP[3]
N2HET HTUREQ[4] HTU DCP[4]
N2HET HTUREQ[5] HTU DCP[5]
N2HET HTUREQ[6] HTU DCP[6]
N2HET HTUREQ[7] HTU DCP[7]

6.5 控制器局域网络 (DCAN)

DCAN 支持 CAN 2.0B 协议标准并使用一个串行、多主机通信协议，此协议有效支持对速率高达 1 兆位每秒 (Mbps) 的稳健通信的分布式实时控制。 DCAN 非常适合于工作于嘈杂和严酷环境中的应用 （例如：汽车和工业领域），此类应用需要可靠的串行通信或多路复用线路。

6.5.1 特性

DCAN 模块的特性包括：

  • 支持 CAN 协议版本 2.0 部分 A.B
  • 高达 1M 位每秒的比特率
  • CAN内核能够由用于波特率生成的振荡器计时。
  • DCAN1 和 DCAN2 上分别有 32 个和 16 个邮箱
  • 针对每个消息目标的独立标识符掩码
  • 针对消息目标的可编程先进先出 (FIFO) 模式
  • 针对自检运行的可编程回路模式
  • 由一个可编程 32 位定时器实现的总线关闭状态后的自动总线打开
  • 受奇偶校验保护的消息 RAM
  • 测试模式中到消息 RAM 的直接访问
  • 可配置为通用 IO 引脚的 CAN Rx/Tx 引脚
  • 消息 RAM 自动初始化

有关 DCAN 的更多信息，请参阅器件技术参考手册。

6.5.2 电气和时序技术规格

Table 6-10 针对 DCANx TX和 RX 引脚的动态特性

参数 最小值 最大值 单位
td(CANnTX) 延迟时间，传输移位寄存器到 CANnTX 引脚的时间(1) 15 ns
td(CANnRX) 延迟时间，CANnRX 引脚接收移位寄存器的时间 5 ns
(1) 这些值不包括输出缓冲区的上升/下降时间。

6.6 本地互连网络接口 (LIN)

SCI/LIN 模块可被设定运行为一个 SCI 或者一个 LIN。 模块的内核是一个 SCI。 增加了 SCI 的硬件特性以实现 LIN 兼容性。

SCI 是一个执行 标准非归零码格式的通用异步收发器。 例如，SCI 可被用于通过一个RS-232 端口或一条 K 线路进行通信。

LIN 标准基于 SCI (UART) 串行数据连接格式。 通信概念是任何网络节点间带有一个消息标识的单主控/多受控的多播传输。

6.6.1 LIN 特性

LIN 模块的特性如下：

  • 与 LIN1.3，2.0 和 2.1 协议兼容
  • 多缓冲接收和发送单元
  • 针对信息过滤的识别掩码
  • 自动主控头文件生成
    • 可编程同步中断字段
    • 同步字段
    • 标识符字段
  • 从器件自动同步
    • 同步中断检测
    • 可选波特率更新
    • 同步验证
  • 带有 7 个分数位的 231个可编程传输速率
  • 错误检测
  • 2 个带有优先级编码的中断线路

6.7 多缓冲/标准串行外设接口

MibSPI 是一款高速同步串行输入/输出端口，此端口允许一个已编辑长度（2 至 16 位）的串行比特流以一个设定比特传输速率移入和移出器件。 SPI 的典型应用包括到外部外设的接口，例如 I/O，内存，显示驱动器，和模数转换器。

6.7.1 特性

标准和 MibSPI 模块有以下特性：

  • 16 位移位寄存器
  • 接收缓冲寄存器
  • 8 位波特率时钟发生器，支持最高达 20MHz 的波特率
  • SPICLK 可由内部生成（主控模式）或者从一个外部时钟源接收（受控模式）
  • 传输的每个字可有一个唯一的格式
  • 未在通信中使用的 SPII/O 可被用作数字输入/输出信号

Table 6-11 MibSPI/SPI 默认配置

MibSPIx/SPIx I/O
MibSPI1 MIBSPI1SIMO[0]，MIBSPI1SOMI[0]，MIBSPI1CLK，MIBSPI1nCS[3:0]，MIBSPI1nENA
SPI2 SPI2SIMO，SPI2SOMI，SPI2CLK，SPI2nCS[0]
SPI3 SPI3SIMO，SPI3SOMI，SPI3CLK，SPI3nENA，SPI3nCS[0]

6.7.2 MibSPI 发送和接收 RAM 组织结构

多缓冲 RAM 包含 128 个缓冲器。 多缓冲 RAM 的每个入口由 4 个部分组成：一个 16 位发送字段、一个 16 位接收字段、一个 16 位比较字段和一个 16 位状态字段。 多缓冲 RAM 可被分成多个传输组，每个组具有不同数量的缓冲器。

6.7.3 MibSPI 发送触发事件

每个传输组可被单独配置。 可为选择每个传输组选择一个触发事件和一个触发源。 例如，一个触发事件可以是一个上升沿或者一个可选触发源上的永久低电平。 每个传输组可使用提供的 15 个触发源。 这些触发器选项在Table 6-12和中列出。

6.7.3.1 MIBSPI1 事件触发接线

Table 6-12 MIBSPI1 事件触发接线

事件编号 TGxCTRL TRIGSRC[3:0] 触发
被禁用 0000 无触发源
事件 0 0001 GIOA[0]
事件 1 0010 GIOA[1]
事件 2 0011 GIOA[2]
事件 3 0100 GIOA[3]
事件 4 0101 GIOA[4]
事件 5 0110 GIOA[5]
事件 6 0111 GIOA[6]
事件 7 1000 GIOA[7]
事件 8 1001 N2HET[8]
事件 9 1010 N2HET[10]
事件 10 1011 N2HET[12]
事件 11 1100 N2HET[14]
事件 12 1101 N2HET[16]
事件 13 1110 N2HET[18]
事件 14 1111 内部时钟计数器

NOTE

对于 N2HET 触发源，到 MibSPI1 模块触发输入的连接来自输出缓冲器的输入一侧（在 N2HET 模块边界上）。 通过这种方法，可生成一个触发条件，即使 N2HET 信号未被选为垫上的输出。

NOTE

对于 GIOx 触发源，到 MibSPI1 模块触发输入的连接来自输入缓冲器的输出一侧。 按照这种方式，既可以通过将 GIOx 引脚选择为一个输出引脚或通过从一个外部触发源驱动 GIOx 来产生一个触发条件。

6.7.4 MibSPI/SPI 主控模式 I/O 时序规范

Table 6-13 SPI 主控模式外部时序参数（时钟相位 = 0，SPICLK = 输出，SPISIMO = 输出并且 SPISOMI = 输入）(1)(2)(3)

编号 参数 最小值 最大值 单位
1 tc(SPC)M 周期时间，SPICLK (4) 40 256tc(VCLK) ns
2(5) tw(SPCH)M 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0） 0.5tc(SPC)M – tr(SPC)M – 3 0.5tc(SPC)M+3 ns
tw(SPCL)M 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1） 0.5tc(SPC)M – tf(SPC)M – 3 0.5tc(SPC)M+3
3(5) tw(SPCL)M 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0） 0.5tc(SPC)M – tf(SPC)M – 3 0.5tc(SPC)M+3 ns
tw(SPCH)M 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1） 0.5tc(SPC)M – tr(SPC)M – 3 0.5tc(SPC)M+3
4(5) td(SPCH-SIMO)M 延迟时间，在 SPICLK 低电平之前 SPISIMO 有效的时间（时钟极性 = 0） 0.5tc(SPC)M – 6 ns
td(SPCL-SIMO)M 延迟时间，在 SPICLK 高电平之前 SPISIMO 有效的时间（时钟极性 = 1） 0.5tc(SPC)M – 6
5(5) tv(SPCL-SIMO)M 有效时间，SPICLK 低电平后，SPISIMO 数据有效的时间（时钟极性 = 0） 0.5tc(SPC)M – tf(SPC) – 4 ns
tv(SPCH-SIMO)M 有效时间，SPICLK 高电平之后，SPISIMO 数据有效的时间（时钟极性 = 1） 0.5tc(SPC)M – tr(SPC) – 4
6(5) tsu(SOMI-SPCL)M 建立时间，SPISOMI 在 SPICLK 低电平之前的时间 （时钟极性 = 0） tf(SPC) + 2.2 ns
tsu(SOMI-SPCH)M 建立时间，SPISOMI 在 SPICLK 高电平之前的时间（时钟极性 = 1） tr(SPC) + 2.2
7(5) th(SPCL-SOMI)M 保持时间，SPICLK 低电平之后 SPISOMI 数据有效的时间（时钟极性 = 0） 10 ns
th(SPCH-SOMI)M 保持时间，SPICLK 高电平之后 SPISOMI 数据有效的时间（时钟极性 = 1） 10
8(6) tC2TDELAY 建立时间，SPICLK 高电平前 CS 激活的时间（时钟极性 = 0） CSHOLD = 0 C2TDELAY*tc(VCLK) + 2*tc(VCLK) - tf(SPICS) + tr(SPC) – 7 (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tr(SPC) + 5.5 ns
CSHOLD =1 C2TDELAY*tc(VCLK) + 3*tc(VCLK) - tf(SPICS) + tr(SPC) – 7 (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tr(SPC) + 5.5
建立时间，SPICLK 低电平前 CS 激活的时间（时钟极性 = 1） CSHOLD = 0 C2TDELAY*tc(VCLK) + 2*tc(VCLK) - tf(SPICS) + tf(SPC) – 7 (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tf(SPC) + 5.5 ns
CSHOLD =1 C2TDELAY*tc(VCLK) + 3*tc(VCLK) - tf(SPICS) + tf(SPC) – 7 (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tf(SPC) + 5.5
9(6) tT2CDELAY 保持时间 SPICLK 在 CS 无效前为低电平（时钟极性 = 0） 0.5*tc(SPC)M + T2CDELAY*tc(VCLK) + tc(VCLK) - tf(SPC) + tr(SPICS) - 7 0.5*tc(SPC)M + T2CDELAY*tc(VCLK) + tc(VCLK) - tf(SPC) + tr(SPICS) + 11 ns
保持时间 SPICLK 在 CS 无效前为高电平 （时钟极性 = 1） 0.5*tc(SPC)M + T2CDELAY*tc(VCLK) + tc(VCLK) - tr(SPC) + tr(SPICS) - 7 0.5*tc(SPC)M + T2CDELAY*tc(VCLK) + tc(VCLK) - tr(SPC) + tr(SPICS) + 11 ns
10 tSPIENA SPIENAn 采样点 (C2TDELAY+1) * tc(VCLK) - tf(SPICS) - 29 (C1TDELAY+2)*tc(VCLK) ns
11 tSPIENAW SPIENAn 写入缓冲区的采样点 (C2TDELAY+2)*tc(VCLK) ns
(1) 设置主控位 (SPIGCR1.0) 并且时钟相位位 (SPIFMTx.16) 被清零。
(2) tc(VCLK)= 接口时钟周期时间 = 1/f(VCLK)
(3) 对于上升和下降时序，请参见 Table 4-6。
(4) 当 SPI 处于主控模式下时，必须满足下列条件：
对于 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(VCLK) ≥ 40ns，其中 PS 是 SPIFMTx 中设置的预分频值。[15:8] 寄存器位。
对于 0 值 PS：tc(SPC)M = 2tc(VCLK) ≥ 40ns。
SPICLK 引脚上的外部负载必须小于 60pF。
(5) 作为基准的 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
(6) C2TDELAY 和 T2CDELAY 在 SPIDELAY 寄存器内被设定。
master_mode_external_timing_phase0_pns160.gifFigure 6-6 SPI 主控模式外部时序（时钟相位 = 0）
master_mode_chip_select_phase0_pns160.gifFigure 6-7 SPI 主控模式片选时序（时钟相位 = 0）

Table 6-14 SPI 主控模式外部时序参数（时钟相位 = 1，SPICLK = 输出，SPISIMO = 输出并且 SPISOMI = 输入）(1)(2)(3)

编号 参数 最小值 最大值 单位
1 tc(SPC)M 周期时间，SPICLK (4) 40 256tc(VCLK) ns
2(5) tw(SPCH)M 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0） 0.5tc(SPC)M – tr(SPC)M – 3 0.5tc(SPC)M+3 ns
tw(SPCL)M 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1） 0.5tc(SPC)M – tf(SPC)M – 3 0.5tc(SPC)M+3
3(5) tw(SPCL)M 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0） 0.5tc(SPC)M – tf(SPC)M – 3 0.5tc(SPC)M+3 ns
tw(SPCH)M 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1） 0.5tc(SPC)M – tr(SPC)M – 3 0.5tc(SPC)M+3
4(5) tv(SIMO-SPCH)M 有效时间，SPISIMO 数据有效之后，SPICLK 为高电平的时间（时钟极性 = 0） 0.5tc(SPC)M – 6 ns
tv(SIMO-SPCL)M 有效时间，SPISIMO 数据有效之后，SPICLK 为低电平的时间（时钟极性 = 1） 0.5tc(SPC)M – 6
5(5) tv(SPCH-SIMO)M 有效时间，SPICLK 高电平之后 SPISIMO 数据有效的时间（时钟极性 = 0） 0.5tc(SPC)M – tr(SPC) – 4 ns
tv(SPCL-SIMO)M 有效时间，SPICLK 低电平后，SPISIMO 数据有效的时间（时钟极性 = 1） 0.5tc(SPC)M – tf(SPC) – 4
6(5) tsu(SOMI-SPCH)M 建立时间，SPISOMI 在 SPICLK 高电平之前的时间（时钟极性 = 0） tr(SPC) + 2.2 ns
tsu(SOMI-SPCL)M 建立时间，SPISOMI 在 SPICLK 低电平之前的时间 （时钟极性 = 1） tf(SPC) + 2.2
7(5) tv(SPCH-SOMI)M 有效时间，SPICLK 高电平之后 SPISOMI 数据有效的时间（时钟极性 = 0） 10 ns
tv(SPCL-SOMI)M 有效时间，SPICLK 低电平之后 SPISOMI 数据有效的时间（时钟极性 = 1） 10
8(6) tC2TDELAY 建立时间，SPICLK 高电平前 CS 激活的时间（时钟极性 = 0） CSHOLD = 0 0.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tr(SPC) – 7 0.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tr(SPC) + 5.5 ns
CSHOLD =1 0.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tr(SPC) – 7 0.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tr(SPC) + 5.5
建立时间，SPICLK 低电平前 CS 激活的时间（时钟极性 = 1） CSHOLD = 0 0.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tf(SPC) – 7 0.5*tc(SPC)M + (C2TDELAY+2) * tc(VCLK) - tf(SPICS) + tf(SPC) + 5.5 ns
CSHOLD =1 0.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tf(SPC) – 7 0.5*tc(SPC)M + (C2TDELAY+3) * tc(VCLK) - tf(SPICS) + tf(SPC) + 5.5
9(6) tT2CDELAY 保持时间 SPICLK 在 CS 无效前为低电平（时钟极性 = 0） T2CDELAY*tc(VCLK) + tc(VCLK) - tf(SPC) + tr(SPICS) - 7 T2CDELAY*tc(VCLK) + tc(VCLK) - tf(SPC) + tr(SPICS) + 11 ns
保持时间 SPICLK 在 CS 无效前为高电平 （时钟极性 = 1） T2CDELAY*tc(VCLK) + tc(VCLK) - tr(SPC) + tr(SPICS) - 7 T2CDELAY*tc(VCLK) + tc(VCLK) - tr(SPC) + tr(SPICS) + 11 ns
10 tSPIENA SPIENAn 采样点 (C2TDELAY+1)* tc(VCLK) - tf(SPICS) – 29 (C1TDELAY+2)*tc(VCLK) ns
11 tSPIENAW SPIENAn 写入缓冲区的采样点 (C2TDELAY+2)*tc(VCLK) ns
(1) 设置主位 (SPIGCR1.0) 并且时钟相位位 (SPIFMTx.16) 被设置。
(2) tc(VCLK)= 接口时钟周期时间 = 1/f(VCLK)
(3) 上升和下降时序，请参阅Table 4-6。
(4) 当 SPI 处于主控模式下时，必须满足下列条件：
对于 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(VCLK) ≥ 40ns，其中 PS 是 SPIFMTx 中设置的预分频值。[15:8] 寄存器位。
对于 0 值 PS：tc(SPC)M = 2tc(VCLK) ≥ 40ns。
SPICLK 引脚上的外部负载必须小于 60pF。
(5) 作为基准的 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
(6) C2TDELAY 和 T2CDELAY 在 SPIDELAY 寄存器内被设定。
master_mode_external_timing_phase1_pns160.gifFigure 6-8 SPI 主控模式外部时序（时钟相位 = 1）
master_mode_chip_select_phase1_pns160.gifFigure 6-9 SPI 主控模式芯片选择时序（时钟相位 = 1）

6.7.5 SPI 受控模式 I/O 时序

Table 6-15 SPI 受控模式外部时序参数（时钟相位 = 0，SPICLK = 输入，SPISIMO = 输入并且 SPISOMI = 输出）(1)(2)(3)(4)

编号 参数 最小值 最大值 单位
1 tc(SPC)S 周期时间，SPICLK(5) 40 ns
2(6) tw(SPCH)S 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0） 14 ns
tw(SPCL)S 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1） 14
3(6) tw(SPCL)S 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0） 14 ns
tw(SPCH)S 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1） 14
4(6) td(SPCH-SOMI)S 延迟时间，SPICLK 高电平之后 SPISOMI 有效的时间（时钟极性 = 0） trf(SOMI) + 20 ns
td(SPCL-SOMI)S 延迟时间，SPICLK 低电平之后 SPISOMI 有效的时间（时钟极性 = 1） trf(SOMI) + 20
5(6) th(SPCH-SOMI)S 保持时间，SPICLK 高电平之后 SPISOMI 数据有效的时间（时钟极性 = 0） 2 ns
th(SPCL-SOMI)S 保持时间，SPICLK 低电平之后 SPISOMI 数据有效的时间（时钟极性 = 1） 2
6(6) tsu(SIMO-SPCL)S 建立时间，SPISIMO 在 SPICLK 低电平之前的时间（时钟极性 = 0） 4 ns
tsu(SIMO-SPCH)S 建立时间，SPISIMO 在 SPICLK 高电平之前的时间（时钟极性 = 1） 4
7(6) th(SPCL-SIMO)S 保持时间，SPICLK 低电平后，SPISIMO 数据有效的时间（时钟极性 = 0） 2 ns
th(SPCH-SIMO)S 保持时间，SPICLK 高电平之后，SPISIMO 数据有效的时间（时钟极性 = 1） 2
8 td(SPCL-SENAH)S 延迟时间，最后 SPICLK 低电平后的 SPIENAn 高电平时间（时钟极性=0） 1.5tc(VCLK) 2.5tc(VCLK)+ tr(ENAn) + 22 ns
td(SPCH-SENAH)S 延迟时间，最后 SPICLK 高电平后的 SPIENAn 高电平时间（时钟极性= 1） 1.5tc(VCLK) 2.5tc(VCLK)+ tr(ENAn) + 22
9 td(SCSL-SENAL)S 延迟时间，SPICSn 低电平后 SPIENAn 低电平的时间（如果新数据已经被写入 SPI 缓冲区） tf(ENAn) tc(VCLK)+tf(ENAn)+27 ns
(1) 主控位 (SPIGCR1.0) 被清零并且时钟相位位 (SPIFMTx.16) 被清零。
(2) 如果 SPI 处于受控模式中，以下必须为真：tc(SPC)S≥ (PS + 1) tc(VCLK)，其中 PS = SPIFMTx 中设定的预分频值。[15:8].
(3) 对上升和下降时序，请参阅Table 4-6。
(4) tc(VCLK)= 接口时钟周期时间 = 1/f(VCLK)
(5) 当 SPI 处于主控模式中时，下列必须为真：
对于从 1 到 255 的 PS 值：tc(SPC)S≥(PS+1)tc(VCLK)≥ 40ns，其中 PS 为 SPIFMTx 中设定的预分频值。[15:8] 寄存器位
对于为零的 PS 值：tc(SPC)S=2tc(VCLK)≥40ns。
(6) 作为基准的 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
slave_mode_external_timing_phase0_pns160.gifFigure 6-10 SPI 受控模式外部时序（时钟相位 = 0）
slave_mode_enable_timing_phase0_pns160.gifFigure 6-11 SPI 受控模式使能时序（时钟相位 = 0）

Table 6-16 SPI 受控模式外部时序参数（时钟相位= 1，SPICLK = 输入, SPISIMO = 输入，和 SPISOMI = 输出）(1)(2)(3)(4)

编号 参数 最小值 最大值 单位
1 tc(SPC)S 周期时间，SPICLK(5) 40 ns
2(6) tw(SPCH)S 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0） 14 ns
tw(SPCL)S 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1） 14
3(6) tw(SPCL)S 脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0） 14 ns
tw(SPCH)S 脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1） 14
4(6) td(SOMI-SPCL)S 延迟时间，SPICLK 低电平之后 SPISOMI 数据有效的时间（时钟极性 = 0） trf(SOMI) + 20 ns
td(SOMI-SPCH)S 延迟时间，SPICLK 高电平之后 SPISOMI 数据有效的时间（时钟极性 = 1） trf(SOMI) + 20
5(6) th(SPCL-SOMI)S 保持时间，SPICLK 高电平之后 SPISOMI 数据有效的时间（时钟极性 = 0） 2 ns
th(SPCH-SOMI)S 保持时间，SPICLK 低电平之后 SPISOMI 数据有效的时间（时钟极性 = 1） 2
6(6) tsu(SIMO-SPCH)S 建立时间，SPISIMO 在 SPICLK 高电平之前的时间（时钟极性 = 0） 4 ns
tsu(SIMO-SPCL)S 建立时间，SPISIMO 在 SPICLK 低电平之前的时间（时钟极性 = 1） 4
7(6) tv(SPCH-SIMO)S 高电平时间，SPICLK 高电平之后，SPISIMO 数据有效的时间（时钟极性 = 0） 2 ns
tv(SPCL-SIMO)S 高电平时间，SPICLK 低电平之后，SPISIMO 数据有效的时间（时钟极性 = 1） 2
8 td(SPCH-SENAH)S 延迟时间，最后 SPICLK 高电平后的 SPIENAn 高电平时间（时钟极性= 0） 1.5tc(VCLK) 2.5tc(VCLK)+ tr(ENAn) + 22 ns
td(SPCL-SENAH)S 延迟时间，最后 SPICLK 低电平后的 SPIENAn 高电平时间（时钟极性= 1） 1.5tc(VCLK) 2.5tc(VCLK)+ tr(ENAn) + 22
9 td(SCSL-SENAL)S 延迟时间，SPICSn 低电平后 SPIENAn 低电平的时间（如果新数据已经被写入 SPI 缓冲区） tf(ENAn) tc(VCLK)+tf(ENAn)+ 27 ns
10 td(SCSL-SOMI)S 延迟时间， SPICSn 低电平后 SOMI 有效的时间（如果新数据已经被写入 SPI 缓冲区） tc(VCLK) 2tc(VCLK)+trf(SOMI)+ 28 ns
(1) 主控位 (SPIGCR1.0) 被清零并且时钟相位位 (SPIFMTx.16) 被置位。
(2) 如果 SPI 处于受控模式中，以下必须为真：tc(SPC)S≤(PS + 1) tc(VCLK)，其中 PS = SPIFMTx 中设定的预分频值。[15:8].
(3) 对上升和下降时序，请参阅Table 4-6。
(4) tc(VCLK)= 接口时钟周期时间 = 1/f(VCLK)
(5) 当 SPI 处于主控模式中时，下列必须为真：
对于从 1 到 255 的 PS 值：tc(SPC)S≥(PS+1)tc(VCLK)≥ 40ns，其中 PS 为 SPIFMTx 中设定的预分频值。[15:8] 寄存器位
对于为零的 PS 值：tc(SPC)S=2tc(VCLK)≥40ns。
(6) 作为基准的 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
slave_mode_external_timing_phase1_pns160.gifFigure 6-12 SPI 受控模式外部时序（时钟相位 = 1）
slave_mode_enable_timing_phase1_pns160.gifFigure 6-13 SPI 受控模式使能定时（时钟相位 = 1）

6.8 增强型正交编码器 (eQEP)

Figure 6-14显示了器件上的 eQEP 模块互连。

eQEP_connections_spns186.gifFigure 6-14 eQEP 模块互连

6.8.1 针对 eQEPx 模块的时钟使能控制

对 eQEP 来说，eQEP 时钟的器件电平控制只能通过 VCLK 时钟域的使能/禁用来完成的。 这种控制的实现需要使用 CLKDDIS 寄存器的位 9。 缺省情况下，eQEP 时钟源被启用。

6.8.2 使用 eQEP 相位误差

只要在它的输入 EQEPxA 和 EQEPxB 中检测到一个相位错误，eQEP 模块就设定 EQEPERR 信号输出。 这个来自 eQEP 模块的错误信号都被输入到连接选择复用器中。 如Figure 6-14所示，选择的多路转换器的输出被反相并被连接到 N2HET 模块。 该连接允许应用定义对 eQEP 模块表明的相位误差的响应。

6.8.3 到 eQEPx 模块的输入连接

如Table 6-17所示，可以在一个双 VCLK 同步输入或者一个双 VCLK 同步和已滤波输入之间选择到每个 eQEP 模块的输入连接。

Table 6-17 器件电平输入同步

输入信号 针对到eQEPx 的双同步连接的控制 对于到 eQEPx 的双同步和已滤波连接的控制
eQEPA PINMMR8[0] = 1 PINMMR8[0]=0 与 PINMMR8[1]=1
eQEPB PINMMR8[8 ]= 1 PINMMR8[8]=0 与 PINMMR8[9]=1
eQEPI PINMMR8[16 ]= 1 PINMMR8[16]=0 与 PINMMR8[17]=1
eQEPS PINMMR8[24 ]= 1 PINMMR8[24]=0 与 PINMMR8[25]=1

6.8.4 增强型正交编码器脉冲 (eQEPx) 时序

Table 6-18 eQEPx 时序要求

参数 测试条件 最小值 最大值 单位
tw(QEPP) QEP 输入周期 同步的 2tc(VCLK) 周期
同步，带有输入滤波器 2tc(VCLK) + 滤波器宽度 周期
tw(INDEXH) QEP 索引输入高电平时间 同步 2tc(VCLK) 周期
同步，带有输入滤波器 2tc(VCLK) + 滤波器宽度 周期
tw(INDEXL) QEP 索引输入低电平时间 同步 2tc(VCLK) 周期
同步，带有输入滤波器 2tc(VCLK) + 滤波器宽度 周期
tw(STROBH) QEP 选通输入高电平时间 同步 2tc(VCLK) 周期
同步，带有输入滤波器 2tc(VCLK) + 滤波器宽度 周期
tw(STROBL) QEP 选通输入低电平时间 同步 2tc(VCLK) 周期
同步，带有输入滤波器 2tc(VCLK) + 滤波器宽度 周期

Table 6-19 eQEPx 开关特性

参数 最小值 最大值 单位
td(CNTR)xin 延迟时间，外部时钟到计数器增量的时间 4tc(VCLK) 周期
td(PCS-OUT)QEP 延迟时间，QEP 输入边沿到位置比较同步输出的时间 6tc(VCLK) 周期
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