SN6507 具有 CLK 引脚，可用于将器件与系统时钟同步，进而与其他 SN6507 器件同步，以便系统可以控制器件的准确开关频率。在 SYNC 模式下，CLK 频率被二分频以驱动功率 FET 的栅极。图 9-2 展示了相应的时序图。

如果在一段时间 (t_CLKTIMER) 内不存在有效的外部时钟，则器件可能会自动从 SYNC 模式切换到内部或电阻器 CLK 模式。同样，当器件从内部或电阻器控制的 CLK 模式转换到 SYNC 模式时，五个 CLK 周期延迟之后才会检测到外部 CLK。

当器件处于 SYNC 模式时，不支持占空比控制和 SSM，因此，建议在 SYNC 模式下将 DC 引脚悬空以减小解决方案尺寸。

请注意，建议 VCC 引脚在 CLK 引脚之前上电。否则外部时钟的初始状态应该是高阻态。