ZHCSTT8A November   2023  – March 2024 SN74AC573-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 计时特性
    7. 5.7 开关特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 平衡 CMOS 三态输出
      2. 6.3.2 锁存逻辑
      3. 6.3.3 标准 CMOS 输入
      4. 6.3.4 钳位二极管结构
    4. 6.4 器件功能模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
    3. 7.3 设计要求
      1. 7.3.1 电源注意事项
      2. 7.3.2 输入注意事项
      3. 7.3.3 输出注意事项
    4. 7.4 详细设计过程
    5. 7.5 应用曲线
    6. 7.6 电源相关建议
    7. 7.7 布局
      1. 7.7.1 布局指南
      2. 7.7.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 文档支持
      1. 8.1.1 相关文档
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • RKS|20
  • PW|20
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.1 概述

这 8 个锁存器均是 D 型透明锁存器。在锁存器使能 (LE) 输入为高电平时，Q 输出将跟随数据 (D) 输入。当 LE 为低电平时，Q 输出锁存在 D 输入端设置的逻辑电平。

缓冲输出使能 (OE) 输入可用于将八个输出置于正常逻辑状态（高或低逻辑电平）或高阻抗状态。在高阻抗状态下，输出既不对总线施加大量负载，也不显著驱动总线。高阻抗状态和增加的驱动在无需接口或上拉元件的情况下提供了驱动总线组织式系统中总线的能力。

OE 不影响锁存器的内部运行。当输出处于高阻抗状态时，可以保留旧数据或输入新数据。
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