ZHCSWL1 June   2024 SN74AC595

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序特性
    7. 5.7 时序图
    8. 5.8 开关特性
  7.   15
  8. 6 参数测量信息
  9. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 器件功能模式
  10. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
    3. 8.3 应用曲线
    4. 8.4 电源相关建议
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  11. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  12. 10修订历史记录
  13. 11机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • BQB|16
  • PW|16
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.1 概述

SN74AC595 包含一个对 8 位 D 类存储寄存器进行馈送的 8 位串行输入、并行输出移位寄存器。存储寄存器具有 8 个并行三态输出。移位寄存器 (SRCLK) 和存储寄存器 (RCLK) 各自具备独立时钟。
移位寄存器具有一个直接覆盖清零 (SRCLR) 的串行 (SER) 输入和一个串行输出 (QH')，以用于级联。当输出使能端 (OE) 输入为高电平时，所有输出（QH' 除外）均处于高阻抗状态。

移位寄存器时钟 (SRCLK) 和存储寄存器时钟 (RCLK) 均为正边沿触发。

如果将两个时钟连接在一起，则移位寄存器始终比存储寄存器早一个时钟脉冲。在此配置中，需要 8 个时钟脉冲将数据加载到全部 8 个寄存器中，并需要 9 个时钟脉冲用于输出来显示该数据。
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