ZHCSVE2 March   2024 SN74ACT245-Q1

PRODUCTION DATA  

  1.   1
  2. 特性
  3. 应用
  4. 说明
  5. 引脚配置和功能
  6. 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 开关特性
    7. 5.7 典型特性
  7. 参数测量信息
  8. 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 平衡 CMOS 三态输出
      2. 7.3.2 TTL 兼容型 CMOS 输入
      3. 7.3.3 可润湿侧翼
      4. 7.3.4 钳位二极管结构
    4. 7.4 器件功能模式
  9. 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
    3. 8.3 设计要求
      1. 8.3.1 电源注意事项
      2. 8.3.2 输入注意事项
      3. 8.3.3 输出注意事项
    4. 8.4 详细设计过程
    5. 8.5 应用曲线
    6. 8.6 电源相关建议
    7. 8.7 布局
      1. 8.7.1 布局指南
      2. 8.7.2 布局示例
  10. 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

概述

SN74ACT245-Q1 是一款具有三态输出的八通道总线收发器。所有八个通道均由方向 (DIR) 引脚和输出使能 (OE) 引脚控制。每个收发器包含一个从 Ax 到 Bx 的缓冲器和一个从 Bx 到 Ax 的缓冲器,始终至少禁用一个输出。方向 (DIR) 引脚控制哪个缓冲器处于活动状态。非活动缓冲器将输出置于高阻抗状态。

输出使能 (OE) 控制器件中的所有输出。当 OE 引脚处于低电平状态时,由方向 (DIR) 引脚确定的相应输出被启用。当 OE 引脚处于高电平状态时,器件的所有输出被禁用。所有被禁用的输出将置于高阻抗状态。

为了在上电或断电期间将器件置于高阻抗状态,需将 OE 引脚通过一个上拉电阻连接至 VCC,并在系统准备开始正常运行时将 OE 引脚驱动为低电平。驱动器的灌电流能力和引脚漏电流决定了电阻的最小值(如电气特性 表中定义)。通常,10kΩ 电阻器便已足够。