ZHCSKE5 October 2019 SN74HCS72-Q1
PRODUCTION DATA.
该器件包含两个独立的 D 型负缘触发触发器。所有输入均包括施密特触发,可实现慢速或高噪声输入信号。将预设 (PRE) 输入设为低电平,会输出高电平。将清零 (CLR) 输入设为低电平,会重新输出低电平。预设和清零功能是异步的,并且不依赖于其他输入的电平。当 PRE 和 CLR 处于非活动状态(高电平)时,数据 (D) 输入处满足设置时间要求的数据将传输到时钟 (CLK) 脉冲负向缘上的输出(Q,Q)处。经过保持时间间隔后,可以更改数据 (D) 输入处的数据而不影响输出(Q,Q)处的电平。
器件型号 | 封装 | 封装尺寸(标称值) |
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SN74HCS72QDRQ1 | SOIC (14) | 8.70mm x 3.90mm |
SN74HCS72QPWRQ1 | TSSOP (14) | 5.00mm x 4.40mm |