3 说明

SN74LV2T74-EP 包含两个独立的 D 型正边沿触发式触发器。将预设 (PRE) 输入设为低电平，会输出高电平。将清零 (CLR) 输入设为低电平，会重新输出低电平。预设和清零功能是异步的，并且不依赖于其他输入的电平。当 PRE 和 CLR 处于非活动状态（高电平）时，数据 (D) 输入处满足设置时间要求的数据将传输到时钟 (CLK) 脉冲正向边沿上的输出（Q，Q）处。时钟触发在一定电压电平下发生，并且不与输入 (CLK) 信号的上升时间直接相关。经过保持时间间隔后，可以更改数据 (D) 输入处的数据而不影响输出（Q，Q）处的电平。输出电平以电源电压 (V_CC) 为基准，并且支持 1.8V、2.5V、3.3V 和 5V CMOS 电平。

该输入经设计，具有较低阈值电路，支持较低电压 CMOS 输入的升压转换（例如 1.2V 输入转换为 1.8V 输出或 1.8V 输入转换为 3.3V 输出）。此外，5V 容限输入引脚可实现降压转换（例如 3.3V 至 2.5V 输出）。

封装信息

器件型号	封装⁽¹⁾	封装尺寸⁽²⁾	封装尺寸（标称值）⁽³⁾
SN74LV2T74-EP	PW（TSSOP，14）	5.00mm x 6.40mm	5.00mm × 4.40mm

(1) 有关详细信息，请参阅节 11。

(2) 封装尺寸（长 × 宽）为标称值，并包括引脚（如适用）。

(3) 封装尺寸（长 × 宽）为标称值，不包括引脚。

简化逻辑图（正逻辑）