ZHCSSS2 august 2023 SN74LV6T06-Q1
PRODUCTION DATA
该器件包括开漏 CMOS 输出。开漏输出仅能将输出驱动为低电平。当处于逻辑高电平状态时，开漏输出将处于高阻态。此器件的驱动能力可能在轻负载时产生快速边缘，因此应考虑布线和负载条件以防止振铃。此外，该器件的输出能够驱动的电流比此器件能够承受的电流更大，而不会损坏器件。务必限制器件的输出功率，以避免因过电流而损坏器件。必须始终遵守绝对最大额定值 中规定的电气和热限值。
当置于高阻态时，输出既不会拉出电流，也不会灌入电流，但电气特性 表中定义的小漏电流除外。在高阻抗状态下，输出电压不受器件控制，而取决于外部因素。如果没有其他驱动器连接到该节点，则这称为悬空节点且电压未知。上拉电阻可以连接到输出端，以便当输出端处于高阻态时在输出端提供已知电压。电阻值将取决于多种因素，包括寄生电容和功耗限制。通常，可以使用 10kΩ 电阻器来满足这些要求。
未使用的开漏 CMOS 输出应保持断开状态。