ZHCSWH7 May   2024 SN74LVC165A-Q1

PRODUCTION DATA  

  1.   1
  2. 特性
  3. 应用
  4. 说明
  5. 引脚配置和功能
  6. 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 计时特性
    7.     13
    8. 5.7 开关特性
    9. 5.8 噪声特性
    10. 5.9 典型特性
  7. 参数测量信息
  8. 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 平衡 CMOS 推挽式输出
      2. 7.3.2 CMOS 施密特触发输入
      3. 7.3.3 锁存逻辑
      4. 7.3.4 局部断电 (Ioff)
      5. 7.3.5 标准 CMOS 输入
      6. 7.3.6 可润湿侧翼
      7. 7.3.7 钳位二极管结构
    4. 7.4 器件功能模式
  9. 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • PW|16
  • BQB|16
散热焊盘机械数据 (封装 | 引脚)
订购信息

概述

SN74LVC165A-Q1 器件是一款 8 位并行负载移位寄存器,在计时期间将数据移向串行 (QH) 输出端。当移位/负载 (SH/LD) 输入为低电平时,可支持八个单独的直接数据 (A-H) 输入,从而实现在每个级的并行输入。SN74LVC165A-Q1 器件还具有时钟抑制 (CLK INH) 功能和辅助串行 (QH) 输出。

计时通过时钟 (CLK) 输入由低电平到高电平的转换完成,同时 SH/LD 保持高电平且 CLK INH 保持低电平。CLK 和 CLK INH 的功能可互换。由于低 CLK 和 CLK INH 由低到高的转换也可以实现计时,因此仅当 CLK 为高电平时才能将 CLK INH 更改为高电平。SH/LD 保持高电平时,可抑制并行负载。当 SH/LD 低电平时,寄存器的并行输入将独立于 CLK、CLK INH 或 SER 输入电平进行启用。

SN74LVC165A-Q1 在所有输入端都包含施密特触发架构,旨在提高抗噪性并支持慢速转换输入信号。