ZHCSWA1E August 2003 – August 2024 SN74LVC74A-Q1
PRODUCTION DATA
请参考 PDF 数据表获取器件具体的封装图。
预设 (PRE) 或清零 (CLR) 输入端的低电平会设置或复位输出，不受其他输入端的电平的影响。当 PRE 和 CLR 处于非活动状态（高电平）时，数据 (D) 输入处满足设置时间要求的数据将传输到时钟脉冲正向缘上的输出处。时钟触发出现在一个特定电压电平上，并且不与时钟脉冲的上升时间直接相关。经过保持时间间隔后，可以更改 D 输入端的数据而不影响输出端的电平。
输入可以由 3.3V 或 5V 器件驱动。此功能允许在 3.3V/5V 的混合系统环境中将该器件用作转换器。