该器件具有智能自动配置块，可生成 ADC 和 DAC 调制器和用于信号处理的数字滤波器引擎所需的所有必要内部时钟。该配置通过监测音频总线上 FSYNC 和 BCLK 信号的频率来实现。

该器件支持（FSYNC 信号频率的）各种数据采样速率和 BCLK 与 FSYNC 的比率，以便在内部配置所有时钟分频器（包括 PLL 配置），而无需主机编程。表 7-6 和表 7-7 列出了支持的 FSYNC 和 BCLK 频率。

TAC5112-Q1 还支持除前面表格中所列之外的非音频采样速率。请参阅为 TAC5x1x 器件配置非音频采样速率，了解更多详细信息。

TAC5112-Q1 采样速率可以分别使用寄存器 CLK_DET0 (P0_R62) 和 CLK_DET1 (P0_R63) 对主要 ASI 和辅助 ASI 进行配置。这些寄存器还在自动检测模式下捕获器件在 FSYNC 频率下的自动检测结果。寄存器 CLK_DET2 (P0_R64) 和 CLK_DET3 (P0_R65) 捕获为器件检测到的 BCLK 与 FSYNC 之比。如果器件找到任何不受支持的 FSYNC 频率和 BCLK 与 FSYNC 之比组合，器件会生成 ASI 时钟错误中断，并相应地使所有通道静音。

在 ADC 或 DAC 通道已在运行时，TAC5112-Q1 也支持启用通道。这需要在上电之前进行预先配置，以指示在运行时可以启用的最大通道数，从而确保正确生成和使用时钟。这可以通过使用寄存器 DYN_PUPD_CFG (P0_R119) 进行配置。ADC_DYN_PUPD_EN 和 DAC_DYN_PUPD_EN 位可用于独立启用 ADC 或 DAC 通道的动态上电。可以使用 ADC_DYN_MAXCH_SEL 和 DAC_DYN_MAXCH_SEL 位配置多个通道。

该器件使用集成的低抖动锁相环 (PLL) 来生成调制器和数字滤波器引擎以及其他控制块所需的内部时钟。该器件还支持使用 BCLK、GPIOx 或 GPI1 引脚（作为 CCLK）作为音频时钟源，而无需使用 PLL，从而降低功耗。但是，ADC 性能可能会因外部时钟源的抖动而下降，如果外部音频时钟源频率不够高，则可能无法支持某些处理功能。因此，TI 建议在高性能应用中使用 PLL。不同使用场景下的 TAC5x1x 功耗矩阵 应用报告论述了有关如何在低功耗模式下不使用 PLL 时配置和使用器件的更多细节和信息。

该器件还支持使用 GPIOx 或 GPI1 引脚（作为 CCLK）作为基准输入时钟源来实现音频总线控制器模式运行，并支持各种灵活选项和各种系统时钟。有关控制器模式配置和操作的更多详细信息和信息，请参阅配置和操作 TAC5x1x 作为音频总线控制器 应用报告。

音频总线时钟错误检测和自动检测功能会自动生成所有内部时钟，但可以分别使用 IGNORE_CLK_ERR (P0_R4_D6) 和 CUSTOM_CLK_CFG (P0_R50_D0) 寄存器位来禁用。在系统中，该禁用功能可用于支持自动检测方案未涵盖的自定义时钟频率。对于此类应用用例，必须注意确保多个时钟分频器均已正确配置。因此，TI 建议使用 PPC3 GUI 进行器件配置设置；有关更多详细信息，请参阅 TAC5212EVM-PDK 评估模块 用户指南和 PurePath™ 控制台图形开发套件。