ZHCSPM6 December 2023 TAC5142
ADVANCE INFORMATION
该器件使用集成的低抖动锁相环 (PLL) 来生成 ADC 和 DAC 调制器和数字滤波器引擎以及其他控制块所需的内部时钟。
在目标工作模式下，该器件支持（FSYNC 信号频率的）各种输出数据采样速率和 BCLK 与 FSYNC 之比，以便在内部配置所有时钟分频器（包括 PLL 配置），而无需主机编程。表 8-4 和表 8-5 列出了支持的 FSYNC 和 BCLK 频率。
| BCLK 与 FSYNC 之比 | BCLK (MHz) | ||||||
|---|---|---|---|---|---|---|---|
| FSYNC (8 kHz) |
FSYNC (16 kHz) |
FSYNC (24 kHz) |
FSYNC (32 kHz) |
FSYNC (48 kHz) |
FSYNC (96 kHz) |
FSYNC (192kHz) |
|
| 16 | 保留 | 0.256 | 0.384 | 0.512 | 0.768 | 1.536 | 3.072 |
| 24 | 保留 | 0.384 | 0.576 | 0.768 | 1.152 | 2.304 | 4.608 |
| 32 | 0.256 | 0.512 | 0.768 | 1.024 | 1.536 | 3.072 | 6.144 |
| 48 | 0.384 | 0.768 | 1.152 | 1.536 | 2.304 | 4.608 | 9.216 |
| 64 | 0.512 | 1.024 | 1.536 | 2.048 | 3.072 | 6.144 | 12.288 |
| 96 | 0.768 | 1.536 | 2.304 | 3.072 | 4.608 | 9.216 | 18.432 |
| 128 | 1.024 | 2.048 | 3.072 | 4.096 | 6.144 | 12.288 | 24.576 |
| 192 | 1.536 | 3.072 | 4.608 | 6.144 | 9.216 | 18.432 | 保留 |
| 256 | 2.048 | 4.096 | 6.144 | 8.192 | 12.288 | 24.576 | 保留 |
| 384 | 3.072 | 6.144 | 9.216 | 12.288 | 18.432 | 保留 | 保留 |
| 512 | 4.096 | 8.192 | 12.288 | 16.384 | 24.576 | 保留 | 保留 |
| BCLK 与 FSYNC 之比 | BCLK (MHz) | ||||||
|---|---|---|---|---|---|---|---|
| FSYNC (7.35 kHz) |
FSYNC (14.7 kHz) |
FSYNC (22.05 kHz) |
FSYNC (29.4 kHz) |
FSYNC (44.1 kHz) |
FSYNC (88.2 kHz) |
FSYNC (176.4 kHz) |
|
| 16 | 保留 | 保留 | 0.3528 | 0.4704 | 0.7056 | 1.4112 | 2.8224 |
| 24 | 保留 | 0.3528 | 0.5292 | 0.7056 | 1.0584 | 2.1168 | 4.2336 |
| 32 | 保留 | 0.4704 | 0.7056 | 0.9408 | 1.4112 | 2.8224 | 5.6448 |
| 48 | 0.3528 | 0.7056 | 1.0584 | 1.4112 | 2.1168 | 4.2336 | 8.4672 |
| 64 | 0.4704 | 0.9408 | 1.4112 | 1.8816 | 2.8224 | 5.6448 | 11.2896 |
| 96 | 0.7056 | 1.4112 | 2.1168 | 2.8224 | 4.2336 | 8.4672 | 16.9344 |
| 128 | 0.9408 | 1.8816 | 2.8224 | 3.7632 | 5.6448 | 11.2896 | 22.5792 |
| 192 | 1.4112 | 2.8224 | 4.2336 | 5.6448 | 8.4672 | 16.9344 | 保留 |
| 256 | 1.8816 | 3.7632 | 5.6448 | 7.5264 | 11.2896 | 22.5792 | 保留 |
| 384 | 2.8224 | 5.6448 | 8.4672 | 11.2896 | 16.9344 | 保留 | 保留 |
| 512 | 3.7632 | 7.5264 | 11.2896 | 15.0528 | 22.5792 | 保留 | 保留 |
在控制器工作模式下，该器件使用 MD3 引脚（作为系统时钟 CCLK）作为基准输入时钟源。该器件支持使用 MD1 和 MD2 引脚配置的 256 × fS 或 128 × fS 或固定 48/44.1KSPS 或 96/88.2KSPS 系统时钟频率选项，因此可提供 FSYNC 选择的灵活性。表 8-6 显示了使用 MD1 和 MD2 引脚的控制器模式 FSYNC 和 BCLK 选择。
| MD1 | MD2 | 系统时钟选择（仅对主模式有效） |
|---|---|---|
| 低电平 | 低电平 | FSYNC = CCLK/256 I2S 模式： BCLK = 64*fS TDM 模式： |
| 低电平 | 高电平 | FSYNC = CCLK/128 I2S 模式：BCLK = 64*fS TDM 模式： |
| 高电平 | 低电平 | FSYNC = 96/88.2KSPS； I2S 模式：BCLK = 64*fS TDM 模式：BCLK = 128*fS |
| 高电平 | 高电平 | FSYNC = 48/44.1KSPS； I2S 模式：BCLK = 64*fS TDM 模式：BCLK = 128*fS |
有关目标工作模式下的 MD1、MD2 和 MD3 引脚功能，请参阅表 8-2。