ZHCSPM6 December 2023 TAC5142
ADVANCE INFORMATION
| 参数 | 测试条件 | 最小值 | 典型值 | 最大值 | 单位 | |
|---|---|---|---|---|---|---|
| td(SDOUT-BCLK) | BCLK 到 SDOUT 延迟 | BCLK 的 50% 至 SDOUT 的 50%，IOVDD = 1.8V | 18 | ns | ||
| BCLK 的 50% 至 SDOUT 的 50%，IOVDD = 3.3V | 14 | |||||
| td(SDOUT-FSYNC) | TDM 或 LJ 模式下的 FSYNC 到 SDOUT 延迟（对于 TX_OFFSET = 0 的 MSB 数据） | FSYNC 的 50% 至 SDOUT 的 50%，IOVDD = 1.8V | 18 | ns | ||
| FSYNC 的 50% 至 SDOUT 的 50%，IOVDD = 3.3V | 14 | |||||
| f(BCLK) | BCLK 输出时钟频率；主模式 (1) | 24.576 | MHz | |||
| tH(BCLK) | BCLK 高电平脉冲持续时间；主模式 | IOVDD = 1.8V | 14 | ns | ||
| IOVDD = 3.3V | 14 | |||||
| tL(BCLK) | BCLK 低电平脉冲持续时间；主模式 | IOVDD = 1.8V | 14 | ns | ||
| IOVDD = 3.3V | 14 | |||||
| td(FSYNC) | BCLK 至 FSYNC 延迟；主模式 | BCLK 的 50% 至 FSYNC 的 50%，IOVDD = 1.8V | 18 | ns | ||
| BCLK 的 50% 至 FSYNC 的 50%，IOVDD = 3.3V | 14 | |||||
| tr(BCLK) | BCLK 上升时间；主模式 | 10% - 90% 上升时间，IOVDD = 1.8V | 10 | ns | ||
| 10% - 90% 上升时间，IOVDD = 3.3V | 10 | |||||
| tf(BCLK) | BCLK 下降时间；主模式 | 90% - 10% 下降时间，IOVDD = 1.8V | 8 | ns | ||
| 90% - 10% 下降时间，IOVDD = 3.3V | 8 | |||||