ZHCSPN6 January   2024 TAC5311-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  热性能信息
    6. 5.6  电气特性
    7. 5.7  时序要求：I2C 接口
    8. 5.8  开关特性：I2C 接口
    9. 5.9  时序要求：TDM、I2S 或 LJ 接口
    10. 5.10 开关特性：TDM、I2S 或 LJ 接口
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  串行接口
        1. 6.3.1.1 控制串行接口
        2. 6.3.1.2 音频串行接口
          1. 6.3.1.2.1 时分多路复用 (TDM) 音频接口
          2. 6.3.1.2.2 IC 间音频 (I2S) 接口
          3. 6.3.1.2.3 左对齐 (LJ) 接口
      2. 6.3.2  通过共享总线使用多个器件
      3. 6.3.3  锁相环 (PLL) 和时钟生成
      4. 6.3.4  输入通道配置
      5. 6.3.5  基准电压
      6. 6.3.6  麦克风偏置
      7. 6.3.7  输入直流故障诊断
        1. 6.3.7.1 故障条件
          1. 6.3.7.1.1 输入引脚接地短路
          2. 6.3.7.1.2 输入引脚短接至 MICBIAS
          3. 6.3.7.1.3 开路输入
          4. 6.3.7.1.4 INxP 和 INxM 之间短接
          5. 6.3.7.1.5 输入引脚过压
          6. 6.3.7.1.6 输入引脚短接至 VBAT_IN
        2. 6.3.7.2 故障报告
          1. 6.3.7.2.1 过流和过热保护
      8. 6.3.8  信号链处理
        1. 6.3.8.1 ADC 信号链
          1. 6.3.8.1.1 可编程通道增益和数字音量控制
          2. 6.3.8.1.2 可编程通道增益校准
          3. 6.3.8.1.3 可编程通道相位校准
          4. 6.3.8.1.4 可编程数字高通滤波器
          5. 6.3.8.1.5 可编程数字双二阶滤波器
          6. 6.3.8.1.6 可编程通道加法器和数字混频器
          7. 6.3.8.1.7 可配置数字抽取滤波器
            1. 6.3.8.1.7.1 线性相位滤波器
              1. 6.3.8.1.7.1.1 采样速率：16kHz 或 14.7kHz
              2. 6.3.8.1.7.1.2 采样速率：24kHz 或 22.05kHz
              3. 6.3.8.1.7.1.3 采样速率：32kHz 或 29.4kHz
              4. 6.3.8.1.7.1.4 采样速率：48kHz 或 44.1kHz
              5. 6.3.8.1.7.1.5 采样速率：96kHz 或 88.2kHz
              6. 6.3.8.1.7.1.6 采样速率：384kHz 或 352.8kHz
      9. 6.3.9  DAC 信号链
        1. 6.3.9.1 可编程通道增益和数字音量控制
        2. 6.3.9.2 可编程通道增益校准
        3. 6.3.9.3 可编程数字高通滤波器
        4. 6.3.9.4 可编程数字双二阶滤波器
        5. 6.3.9.5 可编程数字混频器
        6. 6.3.9.6 可配置数字内插滤波器
          1. 6.3.9.6.1 线性相位滤波器
            1. 6.3.9.6.1.1 采样速率：16kHz 或 14.7kHz
            2. 6.3.9.6.1.2 采样速率：24kHz 或 22.05kHz
            3. 6.3.9.6.1.3 采样速率：32kHz 或 29.4kHz
            4. 6.3.9.6.1.4 采样速率：48kHz 或 44.1kHz
            5. 6.3.9.6.1.5 采样速率：96kHz 或 88.2kHz
            6. 6.3.9.6.1.6 采样速率：384kHz 或 352.8kHz
      10. 6.3.10 中断、状态和数字 I/O 引脚多路复用
  8. 7 寄存器映射
    1. 7.1 页 0 寄存器
    2. 7.2 页 1 寄存器
    3. 7.3 Page_3 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 应用
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
  10. 9 电源相关建议
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 卷带包装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3 Page_3 寄存器

表 7-190 列出了 Page_3 寄存器的存储器映射寄存器。表 7-190中未列出的所有寄存器偏移地址都应视为保留的位置，并且不应修改寄存器内容。

表 7-190 PAGE_3 寄存器
地址首字母缩写词寄存器名称复位值部分
0x0PAGE_CFG器件页寄存器0x00节 7.3.1
0x1ASASI_CFG0辅助 ASI 配置寄存器 00x30节 7.3.2
0x1BSASI_TX_CFG0SASI TX 配置寄存器 00x00节 7.3.3
0x1CSASI_TX_CFG1SASI TX 配置寄存器 10x00节 7.3.4
0x1DSASI_TX_CFG2SASI TX 配置寄存器 20x00节 7.3.5
0x1ESASI_TX_CH1_CFGSASI TX 通道 1 配置寄存器0x00节 7.3.6
0x1FSASI_TX_CH2_CFGSASI TX 通道 2 配置寄存器0x01节 7.3.7
0x20SASI_TX_CH3_CFGSASI TX 通道 3 配置寄存器0x02节 7.3.8
0x21SASI_TX_CH4_CFGSASI TX 通道 4 配置寄存器0x03节 7.3.9
0x22SASI_TX_CH5_CFGSASI TX 通道 5 配置寄存器0x04节 7.3.10
0x23SASI_TX_CH6_CFGSASI TX 通道 6 配置寄存器0x05节 7.3.11
0x24SASI_TX_CH7_CFGSASI TX 通道 7 配置寄存器0x06节 7.3.12
0x25SASI_TX_CH8_CFGSASI TX 通道 8 配置寄存器0x07节 7.3.13
0x26SASI_RX_CFG0SASI RX 配置寄存器 00x00节 7.3.14
0x27SASI_RX_CFG1SASI RX 配置寄存器 10x00节 7.3.15
0x28SASI_RX_CH1_CFGSASI RX 通道 1 配置寄存器0x00节 7.3.16
0x29SASI_RX_CH2_CFGSASI RX 通道 2 配置寄存器0x01节 7.3.17
0x2ASASI_RX_CH3_CFGSASI RX 通道 3 配置寄存器0x02节 7.3.18
0x2BSASI_RX_CH4_CFGSASI RX 通道 4 配置寄存器0x03节 7.3.19
0x2CSASI_RX_CH5_CFGSASI RX 通道 5 配置寄存器0x04节 7.3.20
0x2DSASI_RX_CH6_CFGSASI RX 通道 6 配置寄存器0x05节 7.3.21
0x2ESASI_RX_CH7_CFGSASI RX 通道 7 配置寄存器0x06节 7.3.22
0x2FSASI_RX_CH8_CFGSASI RX 通道 8 配置寄存器0x07节 7.3.23
0x32CLK_CFG12时钟配置寄存器 120x00节 7.3.24
0x33CLK_CFG130x00节 7.3.25
0x34CLK_CFG14时钟配置寄存器 140x10节 7.3.26
0x35CLK_CFG15时钟配置寄存器 150x01节 7.3.27
0x36CLK_CFG16时钟配置寄存器 160x00节 7.3.28
0x37CLK_CFG17时钟配置寄存器 170x00节 7.3.29
0x38CLK_CFG18时钟配置寄存器 180x08节 7.3.30
0x39CLK_CFG19时钟配置寄存器 190x20节 7.3.31
0x3ACLK_CFG20时钟配置寄存器 200x04节 7.3.32
0x3BCLK_CFG21时钟配置寄存器 210x00节 7.3.33
0x3CCLK_CFG22时钟配置寄存器 180x01节 7.3.34
0x3DCLK_CFG23时钟配置寄存器 180x01节 7.3.35
0x3ECLK_CFG24时钟配置寄存器 210x01节 7.3.36
0x44CLK_CFG300x00节 7.3.37
0x45CLK_CFG310x00节 7.3.38
0x46CLKOUT_CFG1CLKOUT 配置寄存器 10x00节 7.3.39
0x47CLKOUT_CFG2CLKOUT 配置寄存器 20x01节 7.3.40
0x48BSTCLK_CFG1升压时钟配置寄存器 10x00节 7.3.41
0x49SARCLK_CFG1SAR 时钟配置寄存器 10x00节 7.3.42
0x5BADC_OVRLD_FLAG0x00节 7.3.43

7.3.1 PAGE_CFG 寄存器（地址 = 0x0）[复位 = 0x00]

图 7-188 中显示了 PAGE_CFG，表 7-191 中对此进行了介绍。

返回到汇总表。

器件存储器映射分为多个页面。该寄存器设置页。

图 7-188 PAGE_CFG 寄存器
76543210
PAGE[7:0]
R/W-00000000b
表 7-191 PAGE_CFG 寄存器字段说明
位字段类型复位说明
7-0PAGE[7:0]R/W0x0这些位设置器件页。
0d = 第 0 页
1d = 第 1 页
2d 至 254d = 第 2 页至第 254 页
255d = 第 255 页

7.3.2 SASI_CFG0 寄存器（地址 = 0x1A）[复位 = 0x30]

图 7-189 中显示了 SASI_CFG0，表 7-192 中对此进行了介绍。

返回到汇总表。

该寄存器是 ASI 配置寄存器 0。

图 7-189 SASI_CFG0 寄存器
76543210
SASI_FORMAT[1:0]SASI_WLEN[1:0]SASI_FSYNC_POLSASI_BCLK_POLSASI_BUS_ERRSASI_BUS_ERR_RCOV
R/W-00bR/W-11bR/W-0bR/W-0bR/W-0bR/W-0b
表 7-192 SASI_CFG0 寄存器字段说明
位字段类型复位说明
7-6SASI_FORMAT[1:0]R/W0x0辅助 ASI 协议格式。
0d = TDM 模式
1d = I2S 模式
2d = LJ（左平衡）模式
3d = 保留；不使用
5-4SASI_WLEN[1:0]R/W0x3辅助 ASI 字长或时隙长度。
0d = 16 位（建议将此设置与 10kΩ 输入阻抗配置一起使用)
1d = 20 位
2d = 24 位
3d = 32 位
3SASI_FSYNC_POLR/W0x0ASI FSYNC 极性（仅适用于 SASI 协议）。
0d = 符合标准协议的默认极性
1d = 相对于标准协议的反向极性
2SASI_BCLK_POLR/W0x0ASI BCLK 极性（仅适用于 SASI 协议）。
0d = 符合标准协议的默认极性
1d = 相对于标准协议的反向极性
1SASI_BUS_ERRR/W0x0ASI 总线错误检测。
0d = 启用总线错误检测
1d = 禁用总线错误检测
0SASI_BUS_ERR_RCOVR/W0x0ASI 总线错误自动恢复。
0d = 启用总线错误恢复后自动恢复
1d = 禁用总线错误恢复后自动恢复，并在主机配置器件之前保持断电状态

7.3.3 SASI_TX_CFG0 寄存器（地址 = 0x1B）[复位 = 0x00]

图 7-190 中显示了 SASI_TX_CFG0，表 7-193 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 配置寄存器 0。

图 7-190 SASI_TX_CFG0 寄存器
76543210
SASI_TX_EDGESASI_TX_FILLSASI_TX_LSBSASI_TX_KEEPER[1:0]SASI_TX_USE_INT_FSYNCSASI_TX_USE_INT_BCLKSASI_TDM_PULSE_WIDTH
R/W-0bR/W-0bR/W-0bR/W-00bR/W-0bR/W-0bR/W-0b
表 7-193 SASI_TX_CFG0 寄存器字段说明
位字段类型复位说明
7SASI_TX_EDGER/W0x0辅助 ASI 数据输出（在主要和辅助数据引脚上）发送边沿。
0d = 基于 SASI_BCLK_POL 中协议配置设置的默认边沿
1d = 相对于默认边沿设置的反相随后边沿（半个周期延迟）
6SASI_TX_FILLR/W0x0任何未使用周期的辅助 ASI 数据输出（在主要和辅助数据引脚上）
0d = 针对未使用周期始终发送 0
1d = 针对未使用周期始终使用高阻态
5SASI_TX_LSBR/W0x0用于 LSB 传输的辅助 ASI 数据输出（在主要和辅助数据引脚上）。
0d =在一个完整周期内发送 LSB
1d = 在前半个周期内发送 LSB，在后半个周期内发送高阻态
4-3SASI_TX_KEEPER[1:0]R/W0x0辅助 ASI 数据输出（在主要和辅助数据引脚上）总线保持器。
0d = 始终禁用总线保持器
1d = 始终启用总线保持器
2d = 总线保持器仅在 LSB 传输期间启用一个周期
3d = 总线保持器仅在 LSB 传输期间启用一个半周期
2SASI_TX_USE_INT_FSYNCR/W0x0辅助 ASI 使用内部 FSYNC 在控制器模式配置中根据情况生成输出数据。
0d = 使用外部 FSYNC 进行 ASI 协议数据生成
1d = 使用内部 FSYNC 进行 ASI 协议数据生成
1SASI_TX_USE_INT_BCLKR/W0x0辅助 ASI 使用内部 BCLK 在控制器模式配置中生成输出数据。
0d = 使用外部 BCLK 进行 ASI 协议数据生成
1d = 使用内部 BCLK 进行 ASI 协议数据生成
0SASI_TDM_PULSE_WIDTHR/W0x0TDM 格式的辅助 ASI fsync 脉冲宽度。
0d = Fsync 脉冲为 1 个 bclk 周期宽度
1d = Fsync 脉冲为 2 个 bclk 周期宽度

7.3.4 SASI_TX_CFG1 寄存器（地址 = 0x1C）[复位 = 0x00]

图 7-191 中显示了 SASI_TX_CFG1，表 7-194 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 配置寄存器 1。

图 7-191 SASI_TX_CFG1 寄存器
76543210
RESERVEDSASI_TX_OFFSET[4:0]
R-000bR/W-00000b
表 7-194 SASI_TX_CFG1 寄存器字段说明
位字段类型复位说明
7-5RESERVEDR0x0保留位；仅写入复位值
4-0SASI_TX_OFFSET[4:0]R/W0x0辅助 ASI 输出数据 MSB 时隙 0 偏移（在主要和辅助数据引脚上）。
0d = ASI 数据 MSB 位置没有偏移，并符合标准协议
1d = 一个 BCLK 周期相对于标准协议的 ASI 数据 MSB 位置（TDM 模式是时隙 0 或 I2S，LJ 模式是左侧和右侧时隙 0）偏移
2d = 两个 BCLK 周期相对于标准协议的 ASI 数据 MSB 位置（TDM 模式是时隙 0 或 I2S，LJ 模式是左侧和右侧时隙 0）的偏移
3d 至 30d = 根据配置分配的 ASI 数据 MSB 位置（TDM 模式是时隙 0 或 I2S，LJ 模式是左侧和右侧时隙 0）偏移
31d = 31 个 BCLK 周期相对于标准协议的 ASI 数据 MSB 位置（TDM 模式是时隙 0 或 I2S，LJ 模式是左侧和右侧时隙 0）偏移

7.3.5 SASI_TX_CFG2 寄存器（地址 = 0x1D）[复位 = 0x00]

图 7-192 中显示了 SASI_TX_CFG2，表 7-195 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 配置寄存器 2。

图 7-192 SASI_TX_CFG2 寄存器
76543210
SASI_TX_CH8_SELSASI_TX_CH7_SELSASI_TX_CH6_SELSASI_TX_CH5_SELSASI_TX_CH4_SELSASI_TX_CH3_SELSASI_TX_CH2_SELSASI_TX_CH1_SEL
R/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 7-195 SASI_TX_CFG2 寄存器字段说明
位字段类型复位说明
7SASI_TX_CH8_SELR/W0x0辅助 ASI 输出通道 8 选择。
0d = 辅助 ASI 通道 8 输出在 DOUT 上
1d = 辅助 ASI 通道 8 输出在 DOUT2 上
6SASI_TX_CH7_SELR/W0x0辅助 ASI 输出通道 7 选择。
0d = 辅助 ASI 通道 7 输出在 DOUT 上
1d = 辅助 ASI 通道 7 输出在 DOUT2 上
5SASI_TX_CH6_SELR/W0x0辅助 ASI 输出通道 6 选择。
0d = 辅助 ASI 通道 6 输出在 DOUT 上
1d = 辅助 ASI 通道 6 输出在 DOUT2 上
4SASI_TX_CH5_SELR/W0x0辅助 ASI 输出通道 5 选择。
0d = 辅助 ASI 通道 5 输出在 DOUT 上
1d = 辅助 ASI 通道 5 输出在 DOUT2 上
3SASI_TX_CH4_SELR/W0x0辅助 ASI 输出通道 4 选择。
0d = 辅助 ASI 通道 4 输出在 DOUT 上
1d = 辅助 ASI 通道 4 输出在 DOUT2 上
2SASI_TX_CH3_SELR/W0x0辅助 ASI 输出通道 3 选择。
0d = 辅助 ASI 通道 3 输出在 DOUT 上
1d = 辅助 ASI 通道 3 输出在 DOUT2 上
1SASI_TX_CH2_SELR/W0x0辅助 ASI 输出通道 2 选择。
0d = 辅助 ASI 通道 2 输出在 DOUT 上
1d = 辅助 ASI 通道 2 输出在 DOUT2 上
0SASI_TX_CH1_SELR/W0x0辅助 ASI 输出通道 1 选择。
0d = 辅助 ASI 通道 1 输出在 DOUT 上
1d = 辅助 ASI 通道 1 输出在 DOUT2 上

7.3.6 SASI_TX_CH1_CFG 寄存器（地址 = 0x1E）[复位 = 0x00]

图 7-193 中显示了 SASI_TX_CH1_CFG，表 7-196 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 通道 1 配置寄存器。

图 7-193 SASI_TX_CH1_CFG 寄存器
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RESERVEDSASI_TX_CH1_CFGSASI_TX_CH1_SLOT_NUM[4:0]
R-00bR/W-0bR/W-00000b
表 7-196 SASI_TX_CH1_CFG 寄存器字段说明
位字段类型复位说明
7-6RESERVEDR0x0保留位；仅写入复位值
5SASI_TX_CH1_CFGR/W0x0辅助 ASI 输出通道 1 配置。
0d = 辅助 ASI 通道 1 输出处于三态条件
1d = 辅助 ASI 通道 1 输出对应于 ADC 通道 1 数据
4-0SASI_TX_CH1_SLOT_NUM[4:0]R/W0x0辅助 ASI 输出通道 1 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.7 SASI_TX_CH2_CFG 寄存器（地址 = 0x1F）[复位 = 0x01]

图 7-194 中显示了 SASI_TX_CH2_CFG，表 7-197 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 通道 2 配置寄存器。

图 7-194 SASI_TX_CH2_CFG 寄存器
76543210
RESERVEDSASI_TX_CH2_CFGSASI_TX_CH2_SLOT_NUM[4:0]
R-00bR/W-0bR/W-00001b
表 7-197 SASI_TX_CH2_CFG 寄存器字段说明
位字段类型复位说明
7-6RESERVEDR0x0保留位；仅写入复位值
5SASI_TX_CH2_CFGR/W0x0辅助 ASI 输出通道 2 配置。
0d = 辅助 ASI 通道 2 输出处于三态条件
1d = 辅助 ASI 通道 2 输出对应于 ADC 通道 2 数据
4-0SASI_TX_CH2_SLOT_NUM[4:0]R/W0x1辅助 ASI 输出通道 2 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.8 SASI_TX_CH3_CFG 寄存器（地址 = 0x20）[复位 = 0x02]

图 7-195 中显示了 SASI_TX_CH3_CFG，表 7-198 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 通道 3 配置寄存器。

图 7-195 SASI_TX_CH3_CFG 寄存器
76543210
RESERVEDSASI_TX_CH3_CFG[1:0]SASI_TX_CH3_SLOT_NUM[4:0]
R-0bR/W-00bR/W-00010b
表 7-198 SASI_TX_CH3_CFG 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-5SASI_TX_CH3_CFG[1:0]R/W0x0辅助 ASI 输出通道 3 配置。
0d = 辅助 ASI 通道 3 输出处于三态条件
1d = 辅助 ASI 通道 3 输出对应于 ADC 通道 3 数据
2d = 辅助 ASI 通道 3 输出对应于 VBAT 数据
3d = 保留
4-0SASI_TX_CH3_SLOT_NUM[4:0]R/W0x2辅助 ASI 输出通道 3 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.9 SASI_TX_CH4_CFG 寄存器（地址 = 0x21）[复位 = 0x03]

图 7-196 中显示了 SASI_TX_CH4_CFG，表 7-199 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 通道 4 配置寄存器。

图 7-196 SASI_TX_CH4_CFG 寄存器
76543210
RESERVEDSASI_TX_CH4_CFG[1:0]SASI_TX_CH4_SLOT_NUM[4:0]
R-0bR/W-00bR/W-00011b
表 7-199 SASI_TX_CH4_CFG 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-5SASI_TX_CH4_CFG[1:0]R/W0x0辅助 ASI 输出通道 4 配置。
0d = 辅助 ASI 通道 4 输出处于三态条件
1d = 辅助 ASI 通道 4 输出对应于 ADC 通道 4 数据
2d = 辅助 ASI 通道 4 输出对应于 TEMP 数据
3d = 保留
4-0SASI_TX_CH4_SLOT_NUM[4:0]R/W0x3辅助 ASI 输出通道 4 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.10 SASI_TX_CH5_CFG 寄存器（地址 = 0x22）[复位 = 0x04]

图 7-197 中显示了 SASI_TX_CH5_CFG，表 7-200 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 通道 5 配置寄存器。

图 7-197 SASI_TX_CH5_CFG 寄存器
76543210
RESERVEDSASI_TX_CH5_CFG[1:0]SASI_TX_CH5_SLOT_NUM[4:0]
R-0bR/W-00bR/W-00100b
表 7-200 SASI_TX_CH5_CFG 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-5SASI_TX_CH5_CFG[1:0]R/W0x0辅助 ASI 输出通道 5 配置。
0d = 辅助 ASI 通道 5 输出处于三态条件
1d = 辅助 ASI 通道 5 输出对应于 ASI 输入通道 1 环回数据
2d = 辅助 ASI 通道 5 输出对应于回声基准通道 1 数据
3d = 保留
4-0SASI_TX_CH5_SLOT_NUM[4:0]R/W0x4辅助 ASI 输出通道 5 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.11 SASI_TX_CH6_CFG 寄存器（地址 = 0x23）[复位 = 0x05]

图 7-198 中显示了 SASI_TX_CH6_CFG，表 7-201 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 通道 6 配置寄存器。

图 7-198 SASI_TX_CH6_CFG 寄存器
76543210
RESERVEDSASI_TX_CH6_CFG[1:0]SASI_TX_CH6_SLOT_NUM[4:0]
R-0bR/W-00bR/W-00101b
表 7-201 SASI_TX_CH6_CFG 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-5SASI_TX_CH6_CFG[1:0]R/W0x0辅助 ASI 输出通道 6 配置。
0d = 辅助 ASI 通道 6 输出处于三态条件
1d = 辅助 ASI 通道 6 输出对应于 ASI 输入通道 2 环回数据
2d = 辅助 ASI 通道 6 输出对应于回声基准通道 2 数据
3d = 保留
4-0SASI_TX_CH6_SLOT_NUM[4:0]R/W0x5辅助 ASI 输出通道 6 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.12 SASI_TX_CH7_CFG 寄存器（地址 = 0x24）[复位 = 0x06]

图 7-199 中显示了 SASI_TX_CH7_CFG，表 7-202 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 通道 7 配置寄存器。

图 7-199 SASI_TX_CH7_CFG 寄存器
76543210
RESERVEDSASI_TX_CH7_CFG[1:0]SASI_TX_CH7_SLOT_NUM[4:0]
R-0bR/W-00bR/W-00110b
表 7-202 SASI_TX_CH7_CFG 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-5SASI_TX_CH7_CFG[1:0]R/W0x0辅助 ASI 输出通道 7 配置。
0d = 辅助 ASI 通道 7 输出处于三态条件
1d = 辅助 ASI 通道 7 输出对应于 {VBAT_WLby2, TEMP_WLby2}
2d = 辅助 ASI 通道 7 输出对应于 {echo_ref_ch1_wlby2, echo_ref_ch2_wlby2}
3d = 保留
4-0SASI_TX_CH7_SLOT_NUM[4:0]R/W0x6辅助 ASI 输出通道 7 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.13 SASI_TX_CH8_CFG 寄存器（地址 = 0x25）[复位 = 0x07]

图 7-200 中显示了 SASI_TX_CH8_CFG，表 7-203 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI TX 通道 8 配置寄存器。

图 7-200 SASI_TX_CH8_CFG 寄存器
76543210
RESERVEDSASI_TX_CH8_CFGSASI_TX_CH8_SLOT_NUM[4:0]
R-00bR/W-0bR/W-00111b
表 7-203 SASI_TX_CH8_CFG 寄存器字段说明
位字段类型复位说明
7-6RESERVEDR0x0保留位；仅写入复位值
5SASI_TX_CH8_CFGR/W0x0辅助 ASI 输出通道 8 配置。
0d = 辅助 ASI 通道 8 输出处于三态条件
1d = 辅助 ASI 通道 8 输出对应于 ICLA 数据
4-0SASI_TX_CH8_SLOT_NUM[4:0]R/W0x7辅助 ASI 输出通道 8 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.14 SASI_RX_CFG0 寄存器（地址 = 0x26）[复位 = 0x00]

图 7-201 中显示了 SASI_RX_CFG0，表 7-204 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 配置寄存器 0。

图 7-201 SASI_RX_CFG0 寄存器
76543210
SASI_RX_EDGESASI_RX_USE_INT_FSYNCSASI_RX_USE_INT_BCLKSASI_RX_OFFSET[4:0]
R/W-0bR/W-0bR/W-0bR/W-00000b
表 7-204 SASI_RX_CFG0 寄存器字段说明
位字段类型复位说明
7SASI_RX_EDGER/W0x0辅助 ASI 数据输入（在主要和辅助数据引脚上）接收边沿。
0d = 基于位 2 (BCLK_POL) 中协议配置设置的默认边沿
1d = 相对于默认边沿设置的反相随后边沿（半个周期延迟）
6SASI_RX_USE_INT_FSYNCR/W0x0辅助 ASI 使用内部 FSYNC 在控制器模式配置中根据情况锁存输入数据。
0d = 使用外部 FSYNC 进行 ASI 协议数据锁存
1d = 使用内部 FSYNC 进行 ASI 协议数据锁存
5SASI_RX_USE_INT_BCLKR/W0x0辅助 ASI 使用内部 BCLK 在控制器模式配置中锁存输入数据。
0d = 使用外部 BCLK 进行 ASI 协议数据锁存
1d = 使用内部 BCLK 进行 ASI 协议数据锁存
4-0SASI_RX_OFFSET[4:0]R/W0x0辅助 ASI 输入数据 MSB 时隙 0 偏移（在主要和辅助数据引脚上）。
0d = ASI 数据 MSB 位置没有偏移，并符合标准协议
1d = 一个 BCLK 周期相对于标准协议的 ASI 数据 MSB 位置（TDM 模式是时隙 0 或 I2S，LJ 模式是左侧和右侧时隙 0）偏移
2d = 两个 BCLK 周期相对于标准协议的 ASI 数据 MSB 位置（TDM 模式是时隙 0 或 I2S，LJ 模式是左侧和右侧时隙 0）的偏移
3d 至 30d = 根据配置分配的 ASI 数据 MSB 位置（TDM 模式是时隙 0 或 I2S，LJ 模式是左侧和右侧时隙 0）偏移
31d = 31 个 BCLK 周期相对于标准协议的 ASI 数据 MSB 位置（TDM 模式是时隙 0 或 I2S，LJ 模式是左侧和右侧时隙 0）偏移

7.3.15 SASI_RX_CFG1 寄存器（地址 = 0x27）[复位 = 0x00]

图 7-202 中显示了 SASI_RX_CFG1，表 7-205 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 配置寄存器 1。

图 7-202 SASI_RX_CFG1 寄存器
76543210
SASI_RX_CH8_SELSASI_RX_CH7_SELSASI_RX_CH6_SELSASI_RX_CH5_SELSASI_RX_CH4_SELSASI_RX_CH3_SELSASI_RX_CH2_SELSASI_RX_CH1_SEL
R/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 7-205 SASI_RX_CFG1 寄存器字段说明
位字段类型复位说明
7SASI_RX_CH8_SELR/W0x0辅助 ASI 输入通道 8 选择。
0d = 辅助 ASI 通道 8 输入在 DIN 上
1d = 辅助 ASI 通道 8 输入在 DIN2 上
6SASI_RX_CH7_SELR/W0x0辅助 ASI 输入通道 7 选择。
0d = 辅助 ASI 通道 7 输入在 DIN 上
1d = 辅助 ASI 通道 7 输入在 DIN2 上
5SASI_RX_CH6_SELR/W0x0辅助 ASI 输入通道 6 选择。
0d = 辅助 ASI 通道 6 输入在 DIN 上
1d = 辅助 ASI 通道 6 输入在 DIN2 上
4SASI_RX_CH5_SELR/W0x0辅助 ASI 输入通道 5 选择。
0d = 辅助 ASI 通道 5 输入在 DIN 上
1d = 辅助 ASI 通道 5 输入在 DIN2 上
3SASI_RX_CH4_SELR/W0x0辅助 ASI 输入通道 4 选择。
0d = 辅助 ASI 通道 4 输入在 DIN 上
1d = 辅助 ASI 通道 4 输入在 DIN2 上
2SASI_RX_CH3_SELR/W0x0辅助 ASI 输入通道 3 选择。
0d = 辅助 ASI 通道 3 输入在 DIN 上
1d = 辅助 ASI 通道 3 输入在 DIN2 上
1SASI_RX_CH2_SELR/W0x0辅助 ASI 输入通道 2 选择。
0d = 辅助 ASI 通道 2 输入在 DIN 上
1d = 辅助 ASI 通道 2 输入在 DIN2 上
0SASI_RX_CH1_SELR/W0x0辅助 ASI 输入通道 1 选择。
0d = 辅助 ASI 通道 1 输入在 DIN 上
1d = 辅助 ASI 通道 1 输入在 DIN2 上

7.3.16 SASI_RX_CH1_CFG 寄存器（地址 = 0x28）[复位 = 0x00]

图 7-203 中显示了 SASI_RX_CH1_CFG，表 7-206 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 通道 1 配置寄存器。

图 7-203 SASI_RX_CH1_CFG 寄存器
76543210
RESERVEDSASI_RX_CH1_CFGSASI_RX_CH1_SLOT_NUM[4:0]
R-00bR/W-0bR/W-00000b
表 7-206 SASI_RX_CH1_CFG 寄存器字段说明
位字段类型复位说明
7-6RESERVEDR0x0保留位；仅写入复位值
5SASI_RX_CH1_CFGR/W0x0辅助 ASI 输入通道 1 配置。
0d = 禁用辅助 ASI 通道 1 输入
1d = 辅助 ASI 通道 1 输入对应于 DAC 通道 1 数据
4-0SASI_RX_CH1_SLOT_NUM[4:0]R/W0x0辅助 ASI 输入通道 1 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.17 SASI_RX_CH2_CFG 寄存器（地址 = 0x29）[复位 = 0x01]

图 7-204 中显示了 SASI_RX_CH2_CFG，表 7-207 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 通道 2 配置寄存器。

图 7-204 SASI_RX_CH2_CFG 寄存器
76543210
RESERVEDSASI_RX_CH2_CFGSASI_RX_CH2_SLOT_NUM[4:0]
R-00bR/W-0bR/W-00001b
表 7-207 SASI_RX_CH2_CFG 寄存器字段说明
位字段类型复位说明
7-6RESERVEDR0x0保留位；仅写入复位值
5SASI_RX_CH2_CFGR/W0x0辅助 ASI 输入通道 2 配置。
0d = 禁用辅助 ASI 通道 2 输入
1d = 辅助 ASI 通道 2 输入对应于 DAC 通道 2 数据
4-0SASI_RX_CH2_SLOT_NUM[4:0]R/W0x1辅助 ASI 输入通道 2 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.18 SASI_RX_CH3_CFG 寄存器（地址 = 0x2A）[复位 = 0x02]

图 7-205 中显示了 SASI_RX_CH3_CFG，表 7-208 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 通道 3 配置寄存器。

图 7-205 SASI_RX_CH3_CFG 寄存器
76543210
RESERVEDSASI_RX_CH3_CFGSASI_RX_CH3_SLOT_NUM[4:0]
R-00bR/W-0bR/W-00010b
表 7-208 SASI_RX_CH3_CFG 寄存器字段说明
位字段类型复位说明
7-6RESERVEDR0x0保留位；仅写入复位值
5SASI_RX_CH3_CFGR/W0x0辅助 ASI 输入通道 3 配置。
0d = 禁用辅助 ASI 通道 3 输入
1d = 辅助 ASI 通道 3 输入对应于 DAC 通道 3 数据
4-0SASI_RX_CH3_SLOT_NUM[4:0]R/W0x2辅助 ASI 输入通道 3 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.19 SASI_RX_CH4_CFG 寄存器（地址 = 0x2B）[复位 = 0x03]

图 7-206 中显示了 SASI_RX_CH4_CFG，表 7-209 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 通道 4 配置寄存器。

图 7-206 SASI_RX_CH4_CFG 寄存器
76543210
RESERVEDSASI_RX_CH4_CFGSASI_RX_CH4_SLOT_NUM[4:0]
R-00bR/W-0bR/W-00011b
表 7-209 SASI_RX_CH4_CFG 寄存器字段说明
位字段类型复位说明
7-6RESERVEDR0x0保留位；仅写入复位值
5SASI_RX_CH4_CFGR/W0x0辅助 ASI 输入通道 4 配置。
0d = 禁用辅助 ASI 通道 4 输入
1d = 辅助 ASI 通道 4 输入对应于 DAC 通道 4 数据
4-0SASI_RX_CH4_SLOT_NUM[4:0]R/W0x3辅助 ASI 输入通道 4 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.20 SASI_RX_CH5_CFG 寄存器（地址 = 0x2C）[复位 = 0x04]

图 7-207 中显示了 SASI_RX_CH5_CFG，表 7-210 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 通道 5 配置寄存器。

图 7-207 SASI_RX_CH5_CFG 寄存器
76543210
RESERVEDSASI_RX_CH5_CFG[1:0]SASI_RX_CH5_SLOT_NUM[4:0]
R-0bR/W-00bR/W-00100b
表 7-210 SASI_RX_CH5_CFG 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-5SASI_RX_CH5_CFG[1:0]R/W0x0辅助 ASI 输入通道 5 配置。
0d = 禁用辅助 ASI 通道 5 输入
1d = 辅助 ASI 通道 5 输入对应于 DAC 通道 5 数据
2d = 辅助 ASI 通道 5 输入对应于 ADC 通道 1 输出环回
3d = 保留
4-0SASI_RX_CH5_SLOT_NUM[4:0]R/W0x4辅助 ASI 输入通道 5 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.21 SASI_RX_CH6_CFG 寄存器（地址 = 0x2D）[复位 = 0x05]

图 7-208 中显示了 SASI_RX_CH6_CFG，表 7-211 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 通道 6 配置寄存器。

图 7-208 SASI_RX_CH6_CFG 寄存器
76543210
RESERVEDSASI_RX_CH6_CFG[1:0]SASI_RX_CH6_SLOT_NUM[4:0]
R-0bR/W-00bR/W-00101b
表 7-211 SASI_RX_CH6_CFG 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-5SASI_RX_CH6_CFG[1:0]R/W0x0辅助 ASI 输入通道 6 配置。
0d = 禁用辅助 ASI 通道 6 输入
1d = 辅助 ASI 通道 6 输入对应于 DAC 通道 6 数据
2d = 辅助 ASI 通道 6 输入对应于 ADC 通道 2 输出环回
3d = 辅助 ASI 通道 6 输入对应于 ICLA 器件 1 数据
4-0SASI_RX_CH6_SLOT_NUM[4:0]R/W0x5辅助 ASI 输入通道 6 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.22 SASI_RX_CH7_CFG 寄存器（地址 = 0x2E）[复位 = 0x06]

图 7-209 中显示了 SASI_RX_CH7_CFG，表 7-212 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 通道 7 配置寄存器。

图 7-209 SASI_RX_CH7_CFG 寄存器
76543210
RESERVEDSASI_RX_CH7_CFG[1:0]SASI_RX_CH7_SLOT_NUM[4:0]
R-0bR/W-00bR/W-00110b
表 7-212 SASI_RX_CH7_CFG 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-5SASI_RX_CH7_CFG[1:0]R/W0x0辅助 ASI 输入通道 7 配置。
0d = 禁用辅助 ASI 通道 7 输入
1d = 辅助 ASI 通道 7 输入对应于 DAC 通道 7 数据
2d = 辅助 ASI 通道 7 输入对应于 ADC 通道 3 输出环回
3d = 辅助 ASI 通道 7 输入对应于 ICLA 器件 2 数据
4-0SASI_RX_CH7_SLOT_NUM[4:0]R/W0x6辅助 ASI 输入通道 7 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.23 SASI_RX_CH8_CFG 寄存器（地址 = 0x2F）[复位 = 0x07]

图 7-210 中显示了 SASI_RX_CH8_CFG，表 7-213 中对此进行了介绍。

返回到汇总表。

该寄存器是 SASI RX 通道 8 配置寄存器。

图 7-210 SASI_RX_CH8_CFG 寄存器
76543210
RESERVEDSASI_RX_CH8_CFG[1:0]SASI_RX_CH8_SLOT_NUM[4:0]
R-0bR/W-00bR/W-00111b
表 7-213 SASI_RX_CH8_CFG 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-5SASI_RX_CH8_CFG[1:0]R/W0x0辅助 ASI 输入通道 8 配置。
0d = 禁用辅助 ASI 通道 8 输入
1d = 辅助 ASI 通道 8 输入对应于 DAC 通道 8 数据
2d = 辅助 ASI 通道 8 输入对应于 ADC 通道 4 输出环回
3d = 辅助 ASI 通道 8 输入对应于 ICLA 器件 3 数据
4-0SASI_RX_CH8_SLOT_NUM[4:0]R/W0x7辅助 ASI 输入通道 8 时隙分配。
0d = TDM 是时隙 0 或 I2S，LJ 是左侧时隙 0
1d = TDM 是时隙 1 或 I2S，LJ 是左侧时隙 1
2d 至 14d = 分配的时隙视配置而定
15d = TDM 是时隙 15 或 I2S，LJ 是左侧时隙 15
16d = TDM 是时隙 16 或 I2S，LJ 是右侧时隙 0
17d = TDM 是时隙 17 或 I2S，LJ 是右侧时隙 1
18d 至 30d = 分配的时隙视配置而定
31d = TDM 是时隙 31 或 I2S，LJ 是右侧时隙 15

7.3.24 CLK_CFG12 寄存器（地址 = 0x32）[复位 = 0x00]

图 7-211 中显示了 CLK_CFG12，表 7-214 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 12。

图 7-211 CLK_CFG12 寄存器
76543210
PDIV_CLKSRC_SEL[1:0]PASI_BCLK_DIV_CLK_SEL[2:0]RESERVED
R/W-00bR/W-000bR-000b
表 7-214 CLK_CFG12 寄存器字段说明
位字段类型复位说明
7-6PDIV_CLKSRC_SEL[1:0]R/W0x0PLL PDIV 分频器的源时钟选择。
0d = PLL_PDIV_IN_CLK 是主要 ASI BCLK
1d = PLL_PDIV_IN_CLK 是辅助 ASI BCLK
2d = PLL_PDIV_IN_CLK 是 CCLK
3d = PLL_PDIV_IN_CLK 是内部振荡器时钟
5-3PASI_BCLK_DIV_CLK_SEL[2:0]R/W0x0主要 ASI BCLK 分频器时钟源选择。
0d = 主要 ASI BCLK 分频器时钟源是 PLL 输出
1d = 保留
2d = 主要 ASI BCLK 分频器时钟源是辅助 ASI BCLK
3d = 主要 ASI BCLK 分频器时钟源是 CCLK
4d = 主要 ASI BCLK 分频器时钟源是内部振荡器时钟
5d = 主要 ASI BCLK 分频器时钟源是 DSP 时钟
6d 至 7d = 保留
2-0RESERVEDR0x0保留位；仅写入复位值

7.3.25 CLK_CFG13 寄存器（地址 = 0x33）[复位 = 0x00]

图 7-212 中显示了 CLK_CFG13，表 7-215 中对此进行了介绍。

返回到汇总表。

图 7-212 CLK_CFG13 寄存器
76543210
RESERVEDSASI_BCLK_DIV_CLK_SEL[2:0]RESERVED
R-0bR/W-000bR-0000b
表 7-215 CLK_CFG13 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6-4SASI_BCLK_DIV_CLK_SEL[2:0]R/W0x0辅助 ASI BCLK 分频器时钟源选择。
0d = 辅助 ASI BCLK 分频器时钟源是 PLL 输出
1d = 辅助 ASI BCLK 分频器时钟源是主要 ASI BCLK
2d = 保留
3d = 辅助 ASI BCLK 分频器时钟源是 CCLK
4d = 辅助 ASI BCLK 分频器时钟源是内部振荡器时钟
5d = 辅助 ASI BCLK 分频器时钟源是 DSP 时钟
6d 至 7d = 保留
3-0RESERVEDR0x0保留位；仅写入复位值

7.3.26 CLK_CFG14 寄存器（地址 = 0x34）[复位 = 0x10]

图 7-213 中显示了 CLK_CFG14，表 7-216 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 14。

图 7-213 CLK_CFG14 寄存器
76543210
DIG_NM_DIV_CLK_SRC_SEL[1:0]ANA_NM_DIV_CLK_SRC_SEL[1:0]RESERVEDRESERVED
R/W-00bR/W-01bR-00bR-00b
表 7-216 CLK_CFG14 寄存器字段说明
位字段类型复位说明
7-6DIG_NM_DIV_CLK_SRC_SEL[1:0]R/W0x0DIG NMDIV CLK 时钟的源时钟选择。
0d = DIG NM 分频器输入时钟是主要 ASI BCLK
1d = DIG NM 分频器输入时钟是辅助 ASI BCLK
2d = DIG NM 分频器输入时钟是 CCLK
3d = DIG NM 分频器输入时钟是内部振荡器时钟
5-4ANA_NM_DIV_CLK_SRC_SEL[1:0]R/W0x1NMDIV CLK 时钟的源时钟选择。
0d = NM 分频器输入时钟是 PLL 输出
1d = NM 分频器输入时钟是 PLL 输出
2d = NM 分频器输入时钟是 DIG NM 分频器时钟源
3d = NM 分频器输入时钟是主要 ASI BCLK（低抖动路径）
3-2RESERVEDR0x0保留位；仅写入复位值
1-0RESERVEDR0x0保留位；仅写入复位值

7.3.27 CLK_CFG15 寄存器（地址 = 0x35）[复位 = 0x01]

图 7-214 中显示了 CLK_CFG15，表 7-217 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 15。

图 7-214 CLK_CFG15 寄存器
76543210
PLL_PDIV[7:0]
R/W-00000001b
表 7-217 CLK_CFG15 寄存器字段说明
位字段类型复位说明
7-0PLL_PDIV[7:0]R/W0x1PLL 预分频器 P 分频器值（启用自动检测时不用考虑）
0d = PLL PDIV 值为 256
1d = PLL PDIV 值为 1
2d = PLL PDIV 值为 2
3d 至 254d = PLL PDIV 值根据配置来确定
255d = PLL PDIV 值为 255

7.3.28 CLK_CFG16 寄存器（地址 = 0x36）[复位 = 0x00]

图 7-215 中显示了 CLK_CFG16，表 7-218 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 16。

图 7-215 CLK_CFG16 寄存器
76543210
PLL_JMUL_MSBPLL_DIV_CLK_DIG_BY_2PLL_DMUL_MSB[5:0]
R/W-0bR/W-0bR/W-000000b
表 7-218 CLK_CFG16 寄存器字段说明
位字段类型复位说明
7PLL_JMUL_MSBR/W0x0PLL 整数部分 J 乘法器值 MSB 位。（启用自动检测时不用考虑）
6PLL_DIV_CLK_DIG_BY_2R/W0x0PLL DIV 时钟 2 分频配置
0d = PLL 内无 2 分频
1d = PLL 进行 2 分频
5-0PLL_DMUL_MSB[5:0]R/W0x0PLL 小数部分 D 乘法器值 MSB 位。（启用自动检测时不用考虑）

7.3.29 CLK_CFG17 寄存器（地址 = 0x37）[复位 = 0x00]

图 7-216 中显示了 CLK_CFG17，表 7-219 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 17。

图 7-216 CLK_CFG17 寄存器
76543210
PLL_DMUL_LSB[7:0]
R/W-00000000b
表 7-219 CLK_CFG17 寄存器字段说明
位字段类型复位说明
7-0PLL_DMUL_LSB[7:0]R/W0x0PLL 小数部分 D 乘法器值 LSB 字节。上述 D 乘法器值 MSB 位 (PLL_DMUL_MSB) 与此 LSB 字节 (PLL_DMUL_LSB) 连在一起来确定最终的 D 乘法器值。（启用自动检测时不用考虑）
0d = PLL DMUL 值为 0
1d = PLL DMUL 值为 1
2d = PLL DMUL 值为 2
3d 至 9998d = PLL JMUL 值根据配置来确定
9999d = PLL JMUL 值为 9999
10000d 至 16383d = 保留；不使用

7.3.30 CLK_CFG18 寄存器（地址 = 0x38）[复位 = 0x08]

图 7-217 中显示了 CLK_CFG18，表 7-220 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 18。

图 7-217 CLK_CFG18 寄存器
76543210
PLL_JMUL_LSB[7:0]
R/W-00001000b
表 7-220 CLK_CFG18 寄存器字段说明
位字段类型复位说明
7-0PLL_JMUL_LSB[7:0]R/W0x8PLL 整数部分 J 乘法器值 LSB 字节。上述 J 乘法器值 MSB 位 (PLL_JMUL_MSB) 与此 LSB 字节 (PLL_JMUL_LSB) 连在一起来确定最终的 J 乘法器值。（启用自动检测时不用考虑）
0d = 保留；不使用
1d = PLL JMUL 值为 1
2d = PLL JMUL 值为 2
3d 至 510d = PLL JMUL 值根据配置来确定
511d = PLL JMUL 值为 511

7.3.31 CLK_CFG19 寄存器（地址 = 0x39）[复位 = 0x20]

图 7-218 中显示了 CLK_CFG19，表 7-221 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 19。

图 7-218 CLK_CFG19 寄存器
76543210
NDIV[2:0]PDM_DIV[2:0]RESERVED
R/W-001bR/W-000bR-00b
表 7-221 CLK_CFG19 寄存器字段说明
位字段类型复位说明
7-5NDIV[2:0]R/W0x1NDIV 分频器值。（启用自动检测时不用考虑）
0d = NDIV 值为 8
1d = NDIV 值为 1
2d = NDIV 值为 2
3d 至 6d = NDIV 值根据配置来确定
7d = NDIV 值为 7
4-2PDM_DIV[2:0]R/W0x0PDM 分频器值。（启用自动检测时不用考虑）
0d = PDM_DIV 值为 1
1d = PDM_DIV 值为 2
2d = PDM_DIV 值为 4
3d = PDM_DIV 值为 8
4d = PDM_DIV 值为 16
5d-7d 保留
1-0RESERVEDR0x0保留位；仅写入复位值

7.3.32 CLK_CFG20 寄存器（地址 = 0x3A）[复位 = 0x04]

图 7-219 中显示了 CLK_CFG20，表 7-222 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 20。

图 7-219 CLK_CFG20 寄存器
76543210
MDIV[5:0]DIG_ADC_MODCLK_DIV[1:0]
R/W-000001bR/W-00b
表 7-222 CLK_CFG20 寄存器字段说明
位字段类型复位说明
7-2MDIV[5:0]R/W0x1MDIV 分频器值。（启用自动检测时不用考虑）
0d = MDIV 值为 64
1d = MDIV 值为 1
2d = MDIV 值为 2
3d 至 62d = MDIV 值根据配置来确定
63d = MDIV 值为 63
1-0DIG_ADC_MODCLK_DIV[1:0]R/W0x0ADC 调制器时钟分频器值。（启用自动检测时不用考虑）
0d = DIG_ADC_MODCLK_DIV 值为 1
1d = DIG_ADC_MODCLK_DIV 值为 2
2d = DIG_ADC_MODCLK_DIV 值为 4
3d = 保留

7.3.33 CLK_CFG21 寄存器（地址 = 0x3B）[复位 = 0x00]

图 7-220 中显示了 CLK_CFG21，表 7-223 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 21。

图 7-220 CLK_CFG21 寄存器
76543210
RESERVEDDIG_DAC_MODCLK_DIV[1:0]RESERVEDPASI_BDIV_MSBSASI_BDIV_MSBRESERVED
R-00bR/W-00bR-0bR/W-0bR/W-0bR-0b
表 7-223 CLK_CFG21 寄存器字段说明
位字段类型复位说明
7-6RESERVEDR0x0保留位；仅写入复位值
5-4DIG_DAC_MODCLK_DIV[1:0]R/W0x0DAC 调制器时钟分频器值。（启用自动检测时不用考虑）
0d = DIG_DAC_MODCLK_DIV 值为 1
1d = DIG_DAC_MODCLK_DIV 值为 2
2d = DIG_DAC_MODCLK_DIV 值为 4
3d = 保留
3RESERVEDR0x0保留位；仅写入复位值
2PASI_BDIV_MSBR/W0x0主要 ASI BCLK 分频器值 MSB 位。（启用自动检测时不用考虑）
1SASI_BDIV_MSBR/W0x0辅助 ASI BCLK 分频器值 MSB 位。（启用自动检测时不用考虑）
0RESERVEDR0x0保留位；仅写入复位值

7.3.34 CLK_CFG22 寄存器（地址 = 0x3C）[复位 = 0x01]

图 7-221 中显示了 CLK_CFG22，表 7-224 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 18。

图 7-221 CLK_CFG22 寄存器
76543210
PASI_BDIV_LSB[7:0]
R/W-00000001b
表 7-224 CLK_CFG22 寄存器字段说明
位字段类型复位说明
7-0PASI_BDIV_LSB[7:0]R/W0x1辅助 ASI BCLK 分频器值。（启用自动检测时不用考虑）
0d = SASI BCLK 分频器值为 512
1d = SASI BCLK 分频器值为 1
2d = SASI BCLK 分频器值为 2
3d 至 62d = SASI BCLK 分频器值根据配置来确定
63d = SASI BCLK 分频器值为 511

7.3.35 CLK_CFG23 寄存器（地址 = 0x3D）[复位 = 0x01]

图 7-222 中显示了 CLK_CFG23，表 7-225 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 18。

图 7-222 CLK_CFG23 寄存器
76543210
SASI_BDIV_LSB[7:0]
R/W-00000001b
表 7-225 CLK_CFG23 寄存器字段说明
位字段类型复位说明
7-0SASI_BDIV_LSB[7:0]R/W0x1辅助 ASI BCLK 分频器值。（启用自动检测时不用考虑）
0d = SASI BCLK 分频器值为 512
1d = SASI BCLK 分频器值为 1
2d = SASI BCLK 分频器值为 2
3d 至 62d = SASI BCLK 分频器值根据配置来确定
63d = SASI BCLK 分频器值为 511

7.3.36 CLK_CFG24 寄存器（地址 = 0x3E）[复位 = 0x01]

图 7-223 中显示了 CLK_CFG24，表 7-226 中对此进行了介绍。

返回到汇总表。

该寄存器是时钟配置寄存器 21。

图 7-223 CLK_CFG24 寄存器
76543210
RESERVEDANA_NM_DIV[5:0]
R-00bR/W-000001b
表 7-226 CLK_CFG24 寄存器字段说明
位字段类型复位说明
7-6RESERVEDR0x0保留位；仅写入复位值
5-0ANA_NM_DIV[5:0]R/W0x1模拟 N-M DIV 分频器值。（启用自动检测时不用考虑）
0d = ANA_NM_DIV 值为 64
1d = ANA_NM_DIV 值为 1
2d = ANA_NM_DIV 值为 2
3d 至 62d = ANA_NM_DIV 值根据配置来确定
63d = ANA_NM_DIV 值为 63

7.3.37 CLK_CFG30 寄存器（地址 = 0x44）[复位 = 0x00]

图 7-224 中显示了 CLK_CFG30，表 7-227 中对此进行了介绍。

返回到汇总表。

图 7-224 CLK_CFG30 寄存器
76543210
RESERVEDNDIV_ENMDIV_ENPDM_DIV_EN
R-00000bR/W-0bR/W-0bR/W-0b
表 7-227 CLK_CFG30 寄存器字段说明
位字段类型复位说明
7-3RESERVEDR0x0保留位；仅写入复位值
2NDIV_ENR/W0x0NDIV 分频器启用
0d = 分频器禁用
1d = 分频器启用
1MDIV_ENR/W0x0MDIV 分频器启用
0d = 分频器禁用
1d = 分频器启用
0PDM_DIV_ENR/W0x0PDM 分频器启用
0d = 分频器禁用
1d = 分频器启用

7.3.38 CLK_CFG31 寄存器（地址 = 0x45）[复位 = 0x00]

图 7-225 中显示了 CLK_CFG31，表 7-228 中对此进行了介绍。

返回到汇总表。

图 7-225 CLK_CFG31 寄存器
76543210
DIG_ADC_DEM_DIV_ENDIG_ADC_MODCLK_DIV_ENDIG_DAC_DEM_DIV_ENDIG_DAC_MODCLK_DIV_ENPASI_BDIV_ENSASI_BDIV_ENPASI_FSYNC_DIV_ENSASI_FSYNC_DIV_EN
R/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 7-228 CLK_CFG31 寄存器字段说明
位字段类型复位说明
7DIG_ADC_DEM_DIV_ENR/W0x0ADC DEM 分频器启用
0d = 分频器禁用
1d = 分频器启用
6DIG_ADC_MODCLK_DIV_ENR/W0x0ADC MODCLK 分频器启用
0d = 分频器禁用
1d = 分频器启用
5DIG_DAC_DEM_DIV_ENR/W0x0DAC DEM 分频器启用
0d = 分频器禁用
1d = 分频器启用
4DIG_DAC_MODCLK_DIV_ENR/W0x0DAC MODCLK 分频器启用
0d = 分频器禁用
1d = 分频器启用
3PASI_BDIV_ENR/W0x0PASI BDIV 分频器启用
0d = 分频器禁用
1d = 分频器启用
2SASI_BDIV_ENR/W0x0SASI BDIV 分频器启用
0d = 分频器禁用
1d = 分频器启用
1PASI_FSYNC_DIV_ENR/W0x0PASI FSYNC DIV 分频器启用
0d = 分频器禁用
1d = 分频器启用
0SASI_FSYNC_DIV_ENR/W0x0SASI FSYNC DIV 分频器启用
0d = 分频器禁用
1d = 分频器启用

7.3.39 CLKOUT_CFG1 寄存器（地址 = 0x46）[复位 = 0x00]

图 7-226 中显示了 CLKOUT_CFG1，表 7-229 中对此进行了介绍。

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该寄存器是 CLKOUT 配置寄存器 1。

图 7-226 CLKOUT_CFG1 寄存器
76543210
RESERVEDCLKOUT_CLK_SEL[2:0]
R-00000bR/W-000b
表 7-229 CLKOUT_CFG1 寄存器字段说明
位字段类型复位说明
7-3RESERVEDR0x0保留位；仅写入复位值
2-0CLKOUT_CLK_SEL[2:0]R/W0x0通用 CLKOUT 分频器时钟源选择。
0d = 源时钟是 PLL 输出
1d = 源时钟是主要 ASI BCLK
2d = 源时钟是辅助 ASI BCLK
3d = 源时钟是 CCLK
4d = 源时钟是内部振荡器时钟
5d = 源时钟是 DSP 时钟
6d 至 7d = 保留

7.3.40 CLKOUT_CFG2 寄存器（地址 = 0x47）[复位 = 0x01]

图 7-227 中显示了 CLKOUT_CFG2，表 7-230 中对此进行了介绍。

返回到汇总表。

该寄存器是 CLKOUT 配置寄存器 2。

图 7-227 CLKOUT_CFG2 寄存器
76543210
CLKOUT_DIV_ENCLKOUT_DIV[6:0]
R/W-0bR/W-0000001b
表 7-230 CLKOUT_CFG2 寄存器字段说明
位字段类型复位说明
7CLKOUT_DIV_ENR/W0x0CLKOUT 分频器使能。
0d = CLKOUT 分频器禁用
1d = CLKOUT 分频器启用
6-0CLKOUT_DIV[6:0]R/W0x1CLKOUT DIV 分频器值。
0d = CLKOUT_DIV 值为 128
1d = CLKOUT_DIV 值为 1
2d = CLKOUT_DIV 值为 2
3d 至 126d = CLKOUT_DIV 值根据配置来确定
127d = CLKOUT_DIV 值为 127

7.3.41 BSTCLK_CFG1 寄存器（地址 = 0x48）[复位 = 0x00]

图 7-228 中显示了 BSTCLK_CFG1，表 7-231 中对此进行了介绍。

返回到汇总表。

该寄存器是升压时钟配置寄存器 1

图 7-228 BSTCLK_CFG1 寄存器
76543210
RESERVEDBST_CLK_FREQ_SELBST_CLK_SRC_AUTO_DISBST_CLK_SRC_MANUAL_SELBST_CLK_EN_AUTO_DISBST_CLK_MANUAL_ENBST_CLK_MANUAL_DIV[1:0]
R-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-00b
表 7-231 BSTCLK_CFG1 寄存器字段说明
位字段类型复位说明
7RESERVEDR0x0保留位；仅写入复位值
6BST_CLK_FREQ_SELR/W0x0升压时钟频率模式
0d = 升压时钟频率为 ~6MHz
1d = 升压时钟频率为 ~3MHz
5BST_CLK_SRC_AUTO_DISR/W0x0升压分频器源时钟自动选择禁用
0d = 根据时钟检测方案来确定升压分频器源时钟自动选择
1d = 根据 BST_CLK_SRC_SEL 来禁用和选择升压分频器源时钟自动选择
4BST_CLK_SRC_MANUAL_SELR/W0x0升压时钟源手动选择（在自动模式下不用考虑）
0d = 根据可用于 ADC/DAC 的音频时钟生成升压时钟
1d = 根据内部振荡器时钟生成升压时钟
3BST_CLK_EN_AUTO_DISR/W0x0升压分频器源时钟自动选择禁用
0d = 升压分频器自动启用
1d = 根据使用 BST_CLK_MANUAL_EN 进行的手动控制来启用/禁用升压分频器
2BST_CLK_MANUAL_ENR/W0x0升压分频器手动启用（在自动模式下不用考虑）
0d = 禁用升压分频器
1d = 启用升压分频器
1-0BST_CLK_MANUAL_DIV[1:0]R/W0x0升压分频器值（在自动模式下不用考虑）
0d = 升压分频器值为 1
1d = 升压分频器值为 2
2d = 升压分频器值为 4
3d = 升压分频器值为 8

7.3.42 SARCLK_CFG1 寄存器（地址 = 0x49）[复位 = 0x00]

图 7-229 中显示了 SARCLK_CFG1，表 7-232 中对此进行了介绍。

返回到汇总表。

该寄存器是 SAR 时钟配置寄存器 1

图 7-229 SARCLK_CFG1 寄存器
76543210
SAR_CLK_FREQ_SEL[1:0]SAR_CLK_SRC_AUTO_DISSAR_CLK_SRC_MANUAL_SELSAR_CLK_EN_AUTO_DISSAR_CLK_MANUAL_ENSAR_CLK_MANUAL_DIV[1:0]
R/W-00bR/W-0bR/W-0bR/W-0bR/W-0bR/W-00b
表 7-232 SARCLK_CFG1 寄存器字段说明
位字段类型复位说明
7-6SAR_CLK_FREQ_SEL[1:0]R/W0x0SAR 时钟频率模式
0d = SAR 时钟频率为 ~6MHz
1d = SAR 时钟频率为 ~3MHz
2d = SAR 时钟频率为 ~1.5MHz
3d = SAR 时钟频率为 ~12MHz（仅当 SAR 时钟直接使用内部振荡器时钟生成时有效）
5SAR_CLK_SRC_AUTO_DISR/W0x0SAR 分频器源时钟自动选择禁用
0d = 根据时钟检测方案来确定 SAR 分频器源时钟自动选择
1d = 根据 BST_CLK_SRC_SEL 来禁用和选择 SAR 分频器源时钟自动选择
4SAR_CLK_SRC_MANUAL_SELR/W0x0SAR 时钟源手动选择（在自动模式下不用考虑）
0d = 根据可用于 ADC/DAC 的音频时钟生成 SAR 时钟
1d = 根据内部振荡器时钟生成 SAR 时钟
3SAR_CLK_EN_AUTO_DISR/W0x0SAR 分频器源时钟自动选择禁用
0d = SAR 分频器自动启用
1d = 根据使用 BST_CLK_EN 进行的手动控制来启用/禁用 SAR 分频器
2SAR_CLK_MANUAL_ENR/W0x0SAR 分频器手动启用（在自动模式下不用考虑）
0d = 禁用 SAR 分频器
1d = 启用 SAR 分频器
1-0SAR_CLK_MANUAL_DIV[1:0]R/W0x0SAR 分频器值（在自动模式下不用考虑）
0d = SAR 分频器值为 1
1d = SAR 分频器值为 2
2d = SAR 分频器值为 4
3d = SAR 分频器值为 8

7.3.43 ADC_OVRLD_FLAG 寄存器（地址 = 0x5B）[复位 = 0x00]

图 7-230 中显示了 ADC_OVRLD_FLAG，表 7-233 中对此进行了介绍。

返回到汇总表。

图 7-230 ADC_OVRLD_FLAG 寄存器
76543210
ADC_CH1_OVRLD_LTCHADC_CH2_OVRLD_LTCHADC_CH1_OVRLD_LIVEADC_CH2_OVRLD_LIVERESERVED
R-0bR-0bR-0bR-0bR-0000b
表 7-233 ADC_OVRLD_FLAG 寄存器字段说明
位字段类型复位说明
7ADC_CH1_OVRLD_LTCHR0x0ADC CH1 OVRLD 故障（自行清零位）。
0b = 无 ADC CH1 OVRLD 故障
1b = ADC CH1 OVRLD 故障
6ADC_CH2_OVRLD_LTCHR0x0ADC CH2 OVRLD 故障（自行清零位）。
0b = 无 ADC CH2 OVRLD 故障
1b = ADC CH2 OVRLD 故障
5ADC_CH1_OVRLD_LIVER0x0ADC CH1 OVRLD 故障（自行清零位）。
0b = 无 ADC CH1 OVRLD 故障
1b = ADC CH1 OVRLD 故障
4ADC_CH2_OVRLD_LIVER0x0ADC CH2 OVRLD 故障（自行清零位）。
0b = 无 ADC CH2 OVRLD 故障
1b = ADC CH2 OVRLD 故障
3-0RESERVEDR0x0保留位；仅写入复位值
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