标准 I²S 协议仅针对两个通道进行定义：左通道和右通道。该器件为多通道运行扩展了相同的协议时序。在 I²S 模式下，左时隙 0 的 MSB 会在 FSYNC 下降 沿之后第二个周期中的 BCLK 下降沿上传输。紧接着左侧时隙 0 数据传输，剩余的左侧时隙数据按顺序传输。右时隙 0 的 MSB 会在 FSYNC 上升 沿之后第二个周期中的 BCLK 下降沿上传输。紧接着右侧时隙 0 数据传输，剩余的右侧时隙数据按顺序传输。FSYNC 和每个数据位在 BCLK 的下降沿传输。图 6-6 至图 6-9 展示了各种配置下 I²S 运行的协议时序。

图 6-6 I²S 模式标准协议时序 (PASI_TX_OFFSET = 0)

图 6-7 I²S 协议时序 (PASI_TX_OFFSET = 1)

图 6-8 I²S 协议时序（无空闲 BCLK 周期，PASI_TX_OFFSET = 0）

图 6-9 I²S 协议时序（PASI_TX_OFFSET = 0 且 PASI_BCLK_POL = 1）

为了使音频总线在 I²S 模式下正常运行，每帧的位时钟数必须大于或等于活动输出通道的数量（包括左右时隙）乘以输出通道数据的编程字长。器件 FSYNC 低电平脉冲必须是大于或等于活动左时隙数量乘以所配置的数据字长的 BCLK 周期数。同样，FSYNC 高电平脉冲必须是大于或等于活动右时隙数量乘以所配置的数据字长的 BCLK 周期数。