ZHCSUA4 December   2023 TAD5212

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性
    6. 6.6  时序要求：I2C 接口
    7. 6.7  开关特性：I2C 接口
    8. 6.8  时序要求：SPI 接口
    9. 6.9  开关特性：SPI 接口
    10. 6.10 时序要求：TDM、I2S 或 LJ 接口
    11. 6.11 开关特性：TDM、I2S 或 LJ 接口
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 串行接口
        1. 7.3.1.1 控制串行接口
        2. 7.3.1.2 音频串行接口
          1. 7.3.1.2.1 时分多路复用 (TDM) 音频接口
          2. 7.3.1.2.2 IC 间音频 (I2S) 接口
          3. 7.3.1.2.3 左对齐 (LJ) 接口
        3. 7.3.1.3 通过共享总线使用多个器件
        4. 7.3.1.4 锁相环 (PLL) 和时钟生成
        5. 7.3.1.5 输出通道配置
        6. 7.3.1.6 基准电压
        7. 7.3.1.7 可编程麦克风偏置
        8. 7.3.1.8 信号链处理
          1. 7.3.1.8.1 DAC 信号链
            1. 7.3.1.8.1.1 可编程通道增益和数字音量控制
            2. 7.3.1.8.1.2 可编程通道增益校准
            3. 7.3.1.8.1.3 可编程数字高通滤波器
            4. 7.3.1.8.1.4 可编程数字双二阶滤波器
            5. 7.3.1.8.1.5 可编程数字混频器
            6. 7.3.1.8.1.6 可配置数字内插滤波器
              1. 7.3.1.8.1.6.1 线性相位滤波器
                1. 7.3.1.8.1.6.1.1 采样速率：16kHz 或 14.7kHz
                2. 7.3.1.8.1.6.1.2 采样速率：24kHz 或 22.05kHz
                3. 7.3.1.8.1.6.1.3 采样速率：32kHz 或 29.4kHz
                4. 7.3.1.8.1.6.1.4 采样速率：48kHz 或 44.1kHz
                5. 7.3.1.8.1.6.1.5 采样速率：96kHz 或 88.2kHz
                6. 7.3.1.8.1.6.1.6 采样速率：384kHz 或 352.8kHz
        9. 7.3.1.9 中断、状态和数字 I/O 引脚多路复用
    4. 7.4 器件功能模式
    5. 7.5 寄存器映射
      1. 7.5.1 TAD5212_P0 寄存器
      2. 7.5.2 TAD5212_P1 寄存器
      3. 7.5.3 TAD5212_P3 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 应用
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
  10. 9 电源相关建议
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Tape and Reel Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.6 时序要求：I2C 接口

TA = 25°C、IOVDD = 3.3V 或 1.8V（除非另有说明）；时序图详见 TBD
最小值标称值最大值单位
标准模式
fSCLSCL 时钟频率0100kHz
tHD;STA（重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。4μs
tLOWSCL 时钟的低电平周期4.7μs
tHIGHSCL 时钟的高电平周期4μs
tSU;STA重复 START 条件的建立时间4.7μs
tHD;DAT数据保持时间03.45μs
tSU;DAT数据设置时间250ns
trSDA 和 SCL 上升时间1000ns
tfSDA 和 SCL 下降时间300ns
tSU;STOSTOP 条件的建立时间4μs
tBUFSTOP 与 START 条件之间的总线空闲时间4.7μs
快速模式
fSCLSCL 时钟频率0400kHz
tHD;STA（重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。0.6μs
tLOWSCL 时钟的低电平周期1.3μs
tHIGHSCL 时钟的高电平周期0.6μs
tSU;STA重复 START 条件的建立时间0.6μs
tHD;DAT数据保持时间00.9μs
tSU;DAT数据设置时间100ns
trSDA 和 SCL 上升时间20300ns
tfSDA 和 SCL 下降时间20 × (IOVDD / 5.5V)300ns
tSU;STOSTOP 条件的建立时间0.6μs
tBUFSTOP 与 START 条件之间的总线空闲时间1.3μs
超快速模式
fSCLSCL 时钟频率01000kHz
tHD;STA（重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。0.26μs
tLOWSCL 时钟的低电平周期0.5μs
tHIGHSCL 时钟的高电平周期0.26μs
tSU;STA重复 START 条件的建立时间0.26μs
tHD;DAT数据保持时间0μs
tSU;DAT数据设置时间50ns
trSDA 和 SCL 上升时间120ns
tfSDA 和 SCL 下降时间20 × (IOVDD / 5.5V)120ns
tSU;STOSTOP 条件的建立时间0.26μs
tBUFSTOP 与 START 条件之间的总线空闲时间0.5μs
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