ZHCSPN0A December   2023  – October 2024 TAD5242

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求：TDM、I2S 或 LJ 接口
    7. 5.7 开关特性：TDM、I2S 或 LJ 接口
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 硬件控制
      2. 6.3.2 音频串行接口
        1. 6.3.2.1 时分多路复用 (TDM) 音频接口
        2. 6.3.2.2 IC 间音频 (I2S) 接口
        3. 6.3.2.3 左对齐 (LJ) 接口
      3. 6.3.3 锁相环 (PLL) 和时钟生成
      4. 6.3.4 模拟输出配置
      5. 6.3.5 基准电压
      6. 6.3.6 DAC 信号链
        1. 6.3.6.1 数字内插滤波器
          1. 6.3.6.1.1 线性相位滤波器
            1. 6.3.6.1.1.1 采样速率：8kHz 或 7.35kHz
            2. 6.3.6.1.1.2 采样速率：16kHz 或 14.7kHz
            3. 6.3.6.1.1.3 采样速率：24kHz 或 22.05kHz
            4. 6.3.6.1.1.4 采样速率：32kHz 或 29.4kHz
            5. 6.3.6.1.1.5 采样速率：48kHz 或 44.1kHz
            6. 6.3.6.1.1.6 采样速率：96kHz 或 88.2kHz
            7. 6.3.6.1.1.7 采样速率：192kHz 或 176.4kHz
          2. 6.3.6.1.2 低延迟滤波器
            1. 6.3.6.1.2.1 采样速率：24kHz 或 22.05kHz
            2. 6.3.6.1.2.2 采样速率：32kHz 或 29.4kHz
            3. 6.3.6.1.2.3 采样速率：48kHz 或 44.1kHz
            4. 6.3.6.1.2.4 采样速率：96kHz 或 88.2kHz
            5. 6.3.6.1.2.5 采样速率：192kHz 或 176.4kHz
    4. 6.4 器件功能模式
      1. 6.4.1 工作模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 应用
      2. 7.2.2 设计要求
      3. 7.2.3 详细设计过程
      4. 7.2.4 应用性能曲线图
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 文档支持
      1. 8.1.1 相关文档
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.3 锁相环 (PLL) 和时钟生成

该器件使用集成的低抖动锁相环 (PLL) 来生成 DAC 调制器和数字滤波器引擎以及其他控制块所需的内部时钟。

在目标运行模式下，该器件支持（FSYNC 信号频率的）各种输出数据采样速率和 BCLK 与 FSYNC 之比，以便在内部配置所有时钟分频器（包括 PLL 配置），而无需主机编程。表 6-4 至表 6-7 列出了取决于 IOVDD 电源的受支持 FSYNC 和 BCLK 频率。

表 6-4 支持的 FSYNC（48kHz 的倍数或约数）和 BCLK 频率（IOVDD - 3.3V 运行）
BCLK 与 FSYNC 之比 BCLK (MHz)
FSYNC
(8kHz)		 FSYNC
(16kHz)		 FSYNC
(24kHz)		 FSYNC
(32kHz)		 FSYNC
(48kHz)		 FSYNC
(96kHz)		 FSYNC
(192kHz)
16 保留 0.256 0.384 0.512 0.768 1.536 3.072
24 保留 0.384 0.576 0.768 1.152 2.304 4.608
32 0.256 0.512 0.768 1.024 1.536 3.072 6.144
48 0.384 0.768 1.152 1.536 2.304 4.608 9.216
64 0.512 1.024 1.536 2.048 3.072 6.144 12.288
96 0.768 1.536 2.304 3.072 4.608 9.216 18.432
128 1.024 2.048 3.072 4.096 6.144 12.288 24.576
192 1.536 3.072 4.608 6.144 9.216 18.432 保留
256 2.048 4.096 6.144 8.192 12.288 24.576 保留
384 3.072 6.144 9.216 12.288 18.432 保留 保留
512 4.096 8.192 12.288 16.384 24.576 保留 保留
表 6-5 支持的 FSYNC（44.1kHz 的倍数或约数）和 BCLK 频率（IOVDD - 3.3V 运行）
BCLK 与 FSYNC 之比 BCLK (MHz)
FSYNC
(7.35kHz)		 FSYNC
(14.7kHz)		 FSYNC
(22.05kHz)		 FSYNC
(29.4kHz)		 FSYNC
(44.1kHz)		 FSYNC
(88.2kHz)		 FSYNC
(176.4kHz)
16 保留 保留 0.3528 0.4704 0.7056 1.4112 2.8224
24 保留 0.3528 0.5292 0.7056 1.0584 2.1168 4.2336
32 保留 0.4704 0.7056 0.9408 1.4112 2.8224 5.6448
48 0.3528 0.7056 1.0584 1.4112 2.1168 4.2336 8.4672
64 0.4704 0.9408 1.4112 1.8816 2.8224 5.6448 11.2896
96 0.7056 1.4112 2.1168 2.8224 4.2336 8.4672 16.9344
128 0.9408 1.8816 2.8224 3.7632 5.6448 11.2896 22.5792
192 1.4112 2.8224 4.2336 5.6448 8.4672 16.9344 保留
256 1.8816 3.7632 5.6448 7.5264 11.2896 22.5792 保留
384 2.8224 5.6448 8.4672 11.2896 16.9344 保留 保留
512 3.7632 7.5264 11.2896 15.0528 22.5792 保留 保留
表 6-6 支持的 FSYNC（48kHz 的倍数或约数）和 BCLK 频率（IOVDD - 1.8V 运行）
BCLK 与 FSYNC 之比 BCLK (MHz)
FSYNC
(8kHz)		 FSYNC
(16kHz)		 FSYNC
(24kHz)		 FSYNC
(32kHz)		 FSYNC
(48kHz)		 FSYNC
(96kHz)		 FSYNC
(192kHz)
16 保留 0.256 0.384 0.512 0.768 1.536 3.072
24 保留 0.384 0.576 0.768 1.152 2.304 4.608
32 0.256 0.512 0.768 1.024 1.536 3.072 6.144
48 0.384 0.768 1.152 1.536 2.304 4.608 9.216
64 0.512 1.024 1.536 2.048 3.072 6.144 12.288
96 0.768 1.536 2.304 3.072 4.608 9.216 保留
128 1.024 2.048 3.072 4.096 6.144 12.288 保留
192 1.536 3.072 4.608 6.144 9.216 保留 保留
256 2.048 4.096 6.144 8.192 12.288 保留 保留
384 3.072 6.144 9.216 12.288 保留 保留 保留
512 4.096 8.192 12.288 保留 保留 保留 保留
表 6-7 支持的 FSYNC（44.1kHz 的倍数或约数）和 BCLK 频率（IOVDD - 1.8V 运行）
BCLK 与 FSYNC 之比 BCLK (MHz)
FSYNC
(7.35kHz)		 FSYNC
(14.7kHz)		 FSYNC
(22.05kHz)		 FSYNC
(29.4kHz)		 FSYNC
(44.1kHz)		 FSYNC
(88.2kHz)		 FSYNC
(176.4kHz)
16 保留 保留 0.3528 0.4704 0.7056 1.4112 2.8224
24 保留 0.3528 0.5292 0.7056 1.0584 2.1168 4.2336
32 保留 0.4704 0.7056 0.9408 1.4112 2.8224 5.6448
48 0.3528 0.7056 1.0584 1.4112 2.1168 4.2336 8.4672
64 0.4704 0.9408 1.4112 1.8816 2.8224 5.6448 11.2896
96 0.7056 1.4112 2.1168 2.8224 4.2336 8.4672 保留
128 0.9408 1.8816 2.8224 3.7632 5.6448 11.2896 保留
192 1.4112 2.8224 4.2336 5.6448 8.4672 保留 保留
256 1.8816 3.7632 5.6448 7.5264 11.2896 保留 保留
384 2.8224 5.6448 8.4672 11.2896 保留 保留 保留
512 3.7632 7.5264 11.2896 保留 保留 保留 保留

在控制器运行模式下，该器件使用 MD3 引脚（作为系统时钟 CCLK）作为基准输入时钟源。在目标运行模式下，MD3 引脚应接地。

该器件支持使用 MD1 和 MD2 引脚配置的 256 × fS 或 128 × fS 或固定 48/44.1KSPS 或 96/88.2KSPS 系统时钟频率选项，因此可提供 FSYNC 选择的灵活性。

表 6-8 显示了使用 MD1 和 MD2 引脚为控制器模式选择的 FSYNC 和 BCLK。在控制器运行模式下，AVDD = 3.3V，字长 = 32。

表 6-8 控制器模式的系统时钟选择
MD2 MD1 系统时钟选择（仅对控制器模式有效）
FSYNC I2S 模式 TDM 模式
低 低 FSYNC = CCLK/256 BCLK = 64*fS 对于 FSYNC ≤ 48KSPS 的情况，BCLK = 256 * fS；对于 48KSPS < FSYNC ≤ 96KSPS 的情况，BCLK = 128 * fS，对于 FSYNC > 96KSPS 的情况，BCLK = 64 * fS
低 高 FSYNC = CCLK/128
高 低 FSYNC = 96/88.2KSPS BCLK = 128*fS
高 高 FSYNC = 48/44.1KSPS BCLK = 256*fS
有关目标运行模式下的 MD1 和 MD2 引脚功能，请参阅表 6-2。
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