ZHCSPN0A December   2023  – October 2024 TAD5242

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求：TDM、I2S 或 LJ 接口
    7. 5.7 开关特性：TDM、I2S 或 LJ 接口
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 硬件控制
      2. 6.3.2 音频串行接口
        1. 6.3.2.1 时分多路复用 (TDM) 音频接口
        2. 6.3.2.2 IC 间音频 (I2S) 接口
        3. 6.3.2.3 左对齐 (LJ) 接口
      3. 6.3.3 锁相环 (PLL) 和时钟生成
      4. 6.3.4 模拟输出配置
      5. 6.3.5 基准电压
      6. 6.3.6 DAC 信号链
        1. 6.3.6.1 数字内插滤波器
          1. 6.3.6.1.1 线性相位滤波器
            1. 6.3.6.1.1.1 采样速率：8kHz 或 7.35kHz
            2. 6.3.6.1.1.2 采样速率：16kHz 或 14.7kHz
            3. 6.3.6.1.1.3 采样速率：24kHz 或 22.05kHz
            4. 6.3.6.1.1.4 采样速率：32kHz 或 29.4kHz
            5. 6.3.6.1.1.5 采样速率：48kHz 或 44.1kHz
            6. 6.3.6.1.1.6 采样速率：96kHz 或 88.2kHz
            7. 6.3.6.1.1.7 采样速率：192kHz 或 176.4kHz
          2. 6.3.6.1.2 低延迟滤波器
            1. 6.3.6.1.2.1 采样速率：24kHz 或 22.05kHz
            2. 6.3.6.1.2.2 采样速率：32kHz 或 29.4kHz
            3. 6.3.6.1.2.3 采样速率：48kHz 或 44.1kHz
            4. 6.3.6.1.2.4 采样速率：96kHz 或 88.2kHz
            5. 6.3.6.1.2.5 采样速率：192kHz 或 176.4kHz
    4. 6.4 器件功能模式
      1. 6.4.1 工作模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 应用
      2. 7.2.2 设计要求
      3. 7.2.3 详细设计过程
      4. 7.2.4 应用性能曲线图
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 文档支持
      1. 8.1.1 相关文档
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.7 开关特性：TDM、I2S 或 LJ 接口

TA = 25°C、IOVDD = 3.3V 或 1.8V 且所有输出端均具有 20pF 负载（除非另有说明）；有关时序图，请参阅图 5-1，其中 DOUT 指的是菊花链输出（如适用）
参数 测试条件 最小值 典型值 最大值 单位
td(DOUT-BCLK) BCLK 至 DOUT 延迟 BCLK 的 50% 至 DOUT 的 50%，IOVDD = 1.8V 26 ns
BCLK 的 50% 至 DOUT 的 50%，IOVDD = 3.3V 19
td(DOUT-FSYNC) 在 TDM 模式下 FSYNC 至 DOUT 延迟 FSYNC 的 50% 至 DOUT 的 50%，IOVDD = 1.8V 26 ns
在 TDM 模式下 FSYNC 至 DOUT 延迟 FSYNC 的 50% 至 DOUT 的 50%，IOVDD = 3.3V 19
f(BCLK) BCLK 输出时钟频率；控制器模式(1) IOVDD = 1.8V 12.288 MHz
IOVDD = 3.3V 24.576
td(FSYNC) BCLK 至 FSYNC 延迟；控制器模式 BCLK 的 50% 至 FSYNC 的 50%，IOVDD = 1.8V 26 ns
BCLK 的 50% 至 FSYNC 的 50%，IOVDD = 3.3V 19
tH(BCLK) BCLK 高电平脉冲持续时间；控制器模式 IOVDD = 1.8V 36 ns
IOVDD = 3.3V 18
tL(BCLK) BCLK 低电平脉冲持续时间；控制器模式 IOVDD = 1.8V 36 ns
IOVDD = 3.3V 18
tr(BCLK) BCLK 上升时间；控制器模式 10% - 90% 上升时间，IOVDD = 1.8V 10 ns
10% - 90% 上升时间，IOVDD = 3.3V 10
tf(BCLK) BCLK 下降时间；控制器模式 90% - 10% 下降时间，IOVDD = 1.8V 10 ns
90% - 10% 下降时间，IOVDD = 3.3V 10
(1) 为了满足时序规格，如果 DOUT 数据线锁存在与器件用于在 IOVDD = 3.3V 时传输 DOUT 数据的 BCLK 边沿极性相反的 BCLK 边沿极性上，则 BCLK 输出时钟频率必须低于 18.5MHz。
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