在 TDM/I²S 模式下，器件采用 SBCLK 运行。下面的表 6-26 显示了每个采样率的有效 SBCLK 频率以及 SBCLK 与 FSYNC 的比率。对于基于 44.1kHz 的时钟，该表同样适用，但相关比率在 48ksps 和 44.1ksps 之间变化。

虽然支持 192kHz 的采样率，但数据在内部下采样至 96kHz。因此，不应应用大于 40kHz 的音频内容，以防止混叠。此外，这会影响所有处理块，例如 BOP 和限制器，它们在接受 192kHz 音频时应使用 96kHz fs。

如果通过 SAMPLE_RATE_CFG 寄位正确配置了采样率，则只要 SBCLK 与 FSYNC 之比有效，就无需额外配置。器件会自动检测输入 PCM FSYNC 和 BCLK 频率并自动配置为回放音频信号。可以使用只读寄存器 FS_RATIO_DETECTED 和 FS_RATE_DETECTED 读取检测到的时钟速率。该器件将检测不正确的 SBCLK 频率、SBCLK 与 FSYNC 之比以及播放路径上的音量降低，以便更大限度地减少可闻失真。