ZHCSX58 September 2024 TAS2320
ADVANCE INFORMATION
| 最小值 | 标称值 | 最大值 | 单位 | ||
|---|---|---|---|---|---|
| I2C - 标准模式 | |||||
| fSCL | SCL 时钟频率 | 0 | 100 | kHz | |
| tHD;STA | （重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。 | 4 | μs | ||
| tLOW | SCL 时钟的低电平周期 | 4.7 | μs | ||
| tHIGH | SCL 时钟的高电平周期 | 4 | μs | ||
| tSU;STA | 重复 START 条件的建立时间 | 4.7 | μs | ||
| tHD;DAT | 数据保持时间：对于 I2C 总线器件 | 0 | 3.45 | μs | |
| tSU;DAT | 数据建立时间 | 250 | ns | ||
| tr | SDA 和 SCL 上升时间 | 1000 | ns | ||
| tf | SDA 和 SCL 下降时间 | 300 | ns | ||
| tSU;STO | STOP 条件的建立时间 | 4 | μs | ||
| tBUF | STOP 与 START 条件之间的总线空闲时间 | 4.7 | μs | ||
| Cb | 每个总线的容性负载 | 400 | pF | ||
| I2C - 快速模式 | |||||
| fSCL | SCL 时钟频率 | 0 | 400 | kHz | |
| tHD;STA | （重复）START 条件后的保持时间。在此时间段之后，生成第一个时钟脉冲。 | 0.6 | μs | ||
| tLOW | SCL 时钟的低电平周期 | 1.3 | μs | ||
| tHIGH | SCL 时钟的高电平周期 | 0.6 | μs | ||
| tSU;STA | 重复 START 条件的建立时间 | 0.6 | μs | ||
| tHD;DAT | 数据保持时间：对于 I2C 总线器件 | 0 | 0.9 | μs | |
| tSU;DAT | 数据建立时间 | 100 | ns | ||
| tr | SDA 和 SCL 上升时间 | 20 + 0.1 × Cb | 300 | ns | |
| tf | SDA 和 SCL 下降时间 | 20 + 0.1 × Cb | 300 | ns | |
| tSU;STO | STOP 条件的建立时间 | 0.6 | μs | ||
| tBUF | STOP 与 START 条件之间的总线空闲时间 | 1.3 | μs | ||
| Cb | 每个总线的容性负载 | 400 | pF | ||
| TDM 端口 | |||||
| tH(SBCLK) | SBCLK 高电平周期 | 20 | ns | ||
| tL(SBCLK) | SBCLK 低电平时间 | 20 | ns | ||
| tSU(FSYNC) | FSYNC 设置时间 | 8 | ns | ||
| tHLD(FSYNC) | FSYNC 保持时间 | 8 | ns | ||
| tSU(SDIN/ICC) | SDIN/ICC 建立时间 | 8 | ns | ||
| tHLD(SDIN/ICC) | SDIN/ICC 保持时间 | 8 | ns | ||
| td(SDO/ICC-SBCLK) | SBCLK 到 SDOUT/ICC 延迟：SBCLK 的 50% 至 SDOUT 的 50%，IOVDD = 1.8V | 13 | ns | ||
| td(SDO/ICC-SBCLK) | SBCLK 到 SDOUT/ICC 延迟：SBCLK 的 50% 至 SDOUT 的 50%，IOVDD = 3.3V | 30 | ns | ||
| tr(SBCLK) | SBCLK 上升时间：10% - 90% 上升时间 | 8 | ns | ||
| tf(SBCLK) | SBCLK 下降时间：90% - 10% 上升时间 | 8 | ns | ||