当 I/O 配置为输入时，FET Q1 和 Q2 处于关闭状态，从而创建一个弱上拉（典型值为 100kΩ，容差约为 20%）至 V_CC 的高阻抗输入。如果需要，可通过特殊功能寄存器禁用此内部弱上拉。输入电压可升高到高于 V_CC，最大值为 5.5V。

如果 I/O 配置为输出，则将启用 Q1 或 Q2，具体取决于输出端口寄存器的状态。在这种情况下，I/O 引脚和 V_CC 或 GND 之间存在低阻抗路径。要确保正常运行，施加到此 I/O 引脚的外部电压不应超过推荐电压值。